Design Compiler工具学习笔记（6）

news2025/8/10 8:01:41

 

目录

引言

知识储备

实际操作

设计源码

仿真源码

VCS执行仿真

DC 综合

引言

本篇继续学习 DC的基本使用。本篇主要学习 DC 综合之后的效果分析，重点在时序分析。

前文链接：

Design Compiler工具学习笔记（1）

Design Compiler工具学习笔记（2）

Design Compiler工具学习笔记（3）

Design Compiler工具学习笔记（4）

Design Compiler工具学习笔记（5）

知识储备

 小数点精度位数一般为 13 （-significant_digits）

 report_timing :：仅报告最差的路径时序；

report_timing -max_paths 2 ：报告出两条最差的路径，但是这两条路径的终点不同

report_timing -nworst 2 -max_paths 2：报告出整个设计中最差的两条路径，可以是同一个终点

 建立时间违规必须全部修改，面积违规和保持时间违规可以保留。

出现违规时可能的情况：输入/出延迟过大，约束过紧；设计的组合逻辑部分延迟过大。

  

实际操作

以单比特信号以握手方式完成时钟域跨越。

设计源码

// |===================================== TOP ==============================
// |Author:Xu Y. B.
// |Date:2022-11-23
// |Description: TOP module 
// |			 about single bit signal CDC using handshake mode
// |			 CDC:100MHz-->50MHz
// |========================================================================

module TOP (
// ======================= module input ports specify ================== 
// time domain 100MHz
input 						I_CLK_100M,
input 						I_RSTN_100M,


// time domain 200MHz
input 						I_CLK_50M,
input 						I_RSTN_50M,

// operate enable
input 						I_OPR_EN,//high,start 1 CDC test

// ======================= module output ports specify ================== 
output 		reg 			O_CDC_DONE

);
// ======================= module local parameters =====================


// ======================= module internal signals =====================
// register input signal I_OPR_EN  
reg 						[1:0]				R_I_OPR_EN;
wire 											W_I_OPR_EN_PDG;
reg 											R_CDC_QST_100M;
reg 						[1:0]				R_CDC_QST_50M;

reg 											R_CDC_ACK_50M;
reg 						[1:0]				R_CDC_ACK_100M;

// ======================= module design logic =========================
always @ (posedge I_CLK_100M)
begin:pro_opr_en_reg
	if(~I_RSTN_100M)
	begin
		R_I_OPR_EN <= 2'b00;
	end
	else
	begin
		R_I_OPR_EN[0] <= I_OPR_EN;
		R_I_OPR_EN[1] <= R_I_OPR_EN[0];
	end
end

assign W_I_OPR_EN_PDG = R_I_OPR_EN[0] & (~R_I_OPR_EN[1]);

always @ (posedge I_CLK_100M)
begin
	if(~I_RSTN_100M)
	begin
		R_CDC_QST_100M <= 0;
	end
	else
	begin
		if(W_I_OPR_EN_PDG)
		begin
			R_CDC_QST_100M <= 1;
		end
		else if(R_CDC_ACK_100M[1])
		begin
			R_CDC_QST_100M <= 0;
		end
		else
		begin
			R_CDC_QST_100M <= R_CDC_QST_100M;
		end
	end
end

always @ (posedge I_CLK_100M)
begin
	if(~I_RSTN_100M)
	begin
		R_CDC_ACK_100M <=2'b0;
	end
	else
	begin
		R_CDC_ACK_100M[0] <= R_CDC_ACK_50M;
		R_CDC_ACK_100M[1] <= R_CDC_ACK_100M[0];
	end
end

// 50M
always @ (posedge I_CLK_50M)
begin
	if(~I_RSTN_50M)
	begin
		R_CDC_ACK_50M <= 0;
	end
	else
	begin
		if(R_CDC_QST_50M[1])
		begin
			R_CDC_ACK_50M <= 1;
		end
		else
		begin
			R_CDC_ACK_50M <= 0;
		end
	end
end

always @ (posedge I_CLK_50M)
begin
	if(~I_RSTN_50M)
	begin
		R_CDC_QST_50M <= 2'b00;
	end
	else
	begin
		R_CDC_QST_50M[0] <= R_CDC_QST_100M;
		R_CDC_QST_50M[1] <= R_CDC_QST_50M[0];
	end
end

always @ (posedge I_CLK_100M)
begin
	if(~I_RSTN_100M)
	begin
		O_CDC_DONE <= 0;
	end
	else
	begin
		if(R_CDC_ACK_100M)
		begin
			O_CDC_DONE <= 1;
		end
		else
		begin
			O_CDC_DONE <= 0;
		end
	end
end



endmodule

仿真源码

// |========================== Test Bench ===========================
// |Author:Xu Y. B.
// |Date:2022-11-23
// |Description: TOP module 
// |			 about single bit signal CDC using handshake mode
// |			 CDC:100MHz-->50MHz
// |			 Test Bench
// |==================================================================


module TB ();

// time domain 100MHz
reg 						I_CLK_100M;
reg 						I_RSTN_100M;


// time domain 200MHz
reg 						I_CLK_50M;
reg 						I_RSTN_50M;

// operate enable
reg 						I_OPR_EN;//high,start 1 CDC test

// ======================= module output ports specify ================== 
wire			 			O_CDC_DONE;


// ======================= generate clocks ==============================
initial I_CLK_100M = 0;
always #5 I_CLK_100M = ~I_CLK_100M;

initial I_CLK_50M = 0;
always #10 I_CLK_50M = ~I_CLK_50M;

initial
begin
	I_RSTN_100M = 0;
	I_RSTN_50M = 0;
	I_OPR_EN = 0;
	#20;
	I_RSTN_100M = 1;
	#40;
	I_RSTN_50M = 1;
	#20;
	I_OPR_EN = 1;

	@(negedge O_CDC_DONE)
	#50;
	$finish;
end

initial
begin
	`ifdef VPD_TEST
		$vcdpluson();
	`endif
end

TOP INST_TOP
	(
		.I_CLK_100M  (I_CLK_100M),
		.I_RSTN_100M (I_RSTN_100M),
		.I_CLK_50M   (I_CLK_50M),
		.I_RSTN_50M  (I_RSTN_50M),
		.I_OPR_EN    (I_OPR_EN),
		.O_CDC_DONE  (O_CDC_DONE)
	);


endmodule

VCS执行仿真

makefile 文件：

# =======================================================
# ========================== MAKE FILE ==================
# By:Xu Y. B.
# Date:2022-11-23
# Note:
# reuse this makefile ,the followings should be changed:
# -1- OUTPUT
# -2- TB file add the following:
# 	  `ifdef VPD_TEST
# 			$vcdpluson();
# 	  `endif
# =======================================================

.PHONY: com cov clean debug

OUTPUT = SIMV_CDC_TEST

VPD_SW_DEFINE = +define+VPD_TEST


# code coverage command
CM = -cm line+cond+fsm+branch+tgl
CM_NAME = -cm_name $(OUTPUT)
CM_DIR = -cm_dir ./$(OUTPUT).vdb

# vpdfile name
VPD_NAME = $(OUTPUT).vpd


# compile command
VCS = vcs -full64 -cpp g++-4.8 -cc gcc-4.8 -LDFLAGS -Wl,--no-as-needed   \
	  -simprofile 							 \
	  -sverilog +v2k -timescale=1ns/1ns      \
      -debug_access+r 	             		 \
      -Mupdate								 \
      +notimingcheck			     		 \
      +nospecify			                 \
      +vcs+flush+all			             \
      $(VPD_SW_DEFINE)						 \
      -o $(OUTPUT)							 \
      -l compile.log						 
      # $(CM)				                 	 \
      # $(CM_NAME)							 \
      # $(CM_DIR)								 
# -cm_hier ./vcs_cov.cfg
      							 
      

# simulation command
SIM = ./$(OUTPUT)							 \
      -l $(OUTPUT).log						 \
	  $(CM) $(CM_NAME) $(CM_DIR)	         \
	  $(VPD_NAME)							 \
	  

# start complie
com:	
	find -name "*.v" >filelist.f 
	$(VCS) -f filelist.f


# start simulation
sim:
	$(SIM)
	mv vcdplus.vpd $(VPD_NAME)

# show the coverage
cov:
	dve -full64 -covdir *.vdb &
debug:
	dve -full64 -vpd $(OUTPUT).vpd &

# start clean
clean:
	rm -rf ./csrc *.daidir *.log *.vpd *.vdb simv* *.key *race.out* *.so.* *profile* *.f

DC 综合

脚本：

供参考~~~~~~~~~~

# |===========================================================
# | Author 		: Xu Y. B.
# | Date   		: 2022-11-21
# | Description : tcl script for top design 
# |===========================================================


# |===========================================================
# |STEP 1: Read & elaborate the RTL design file list & check
# |===========================================================
set TOP_MODULE CDC_TOP
analyze        -format verilog [list CDC_TOP.v ]
elaborate      $TOP_MODULE     -architecture verilog
current_design $TOP_MODULE

if {[link] == 0} {
	echo "Your Link has errors !";
	exit;
}

if {[check_design] == 0} {
	echo "Your check design has errors !";
	exit;
}

# |===========================================================
# |STEP 2: reset design
# |===========================================================
reset_design


# |===========================================================
# |STEP 3: Write unmapped ddc file
# |===========================================================
uniquify
set uniquify_naming_style "%s_%d"
write -f ddc -hierarchy -output ${UNMAPPED_PATH}/${TOP_MODULE}.ddc


# |===========================================================
# |STEP 4: define clocks
# |===========================================================
# -------------------------- CLK 100MHz ----------------------
set       CLK_NAME          	I_CLK_100M
set       CLK_PERIOD        	10
set       CLK_SKEW	        	[expr {$CLK_PERIOD*0.05}]						
set       CLK_TRANS         	[expr {$CLK_PERIOD*0.01}]						
set       CLK_SRC_LATENCY   	[expr {$CLK_PERIOD*0.1 }]						
set       CLK_LATENCY       	[expr {$CLK_PERIOD*0.1 }]						

create_clock 			-period 	$CLK_PERIOD  	  [get_ports $CLK_NAME]
set_ideal_network 						 			  [get_ports $CLK_NAME]
set_dont_touch_network 					 			  [get_ports $CLK_NAME]
set_drive 				0 							  [get_ports $CLK_NAME]

set_clock_uncertainty   -setup       $CLK_SKEW        [get_clocks $CLK_NAME]
set_clock_transition    -max         $CLK_TRANS       [get_clocks $CLK_NAME]
set_clock_latency       -source -max $CLK_SRC_LATENCY [get_clocks $CLK_NAME]
set_clock_latency       -max         $CLK_LATENCY     [get_clocks $CLK_NAME]

# --------------------------- CLK 50MHz ----------------------
set       CLK_NAME_2          	I_CLK_50M
set       CLK_PERIOD_2        	20
set       CLK_SKEW_2	        [expr {$CLK_PERIOD_2*0.05}]						
set       CLK_TRANS_2         	[expr {$CLK_PERIOD_2*0.01}]						
set       CLK_SRC_LATENCY_2   	[expr {$CLK_PERIOD_2*0.1 }]						
set       CLK_LATENCY_2       	[expr {$CLK_PERIOD_2*0.1 }]						

create_clock 			-period 	$CLK_PERIOD_2  	  [get_ports $CLK_NAME_2]
set_ideal_network 						 			  [get_ports $CLK_NAME_2]
set_dont_touch_network 					 			  [get_ports $CLK_NAME_2]
set_drive 				0 							  [get_ports $CLK_NAME_2]

set_clock_uncertainty   -setup       $CLK_SKEW_2        [get_clocks $CLK_NAME_2]
set_clock_transition    -max         $CLK_TRANS_2       [get_clocks $CLK_NAME_2]
set_clock_latency       -source -max $CLK_SRC_LATENCY_2 [get_clocks $CLK_NAME_2]
set_clock_latency       -max         $CLK_LATENCY_2     [get_clocks $CLK_NAME_2]


# |===========================================================
# |STEP 5: define reset
# |===========================================================
# ------------------------- RST 1 ----------------------------
set RST_NAME 					I_RSTN_100M
set_ideal_network 				[get_ports $RST_NAME]
set_dont_touch_network          [get_ports $RST_NAME]
set_drive             0         [get_ports $RST_NAME]

# ------------------------- RST 2 ----------------------------
set RST_NAME_2 					I_RSTN_50M
set_ideal_network 				[get_ports $RST_NAME_2]
set_dont_touch_network          [get_ports $RST_NAME_2]
set_drive             0         [get_ports $RST_NAME_2]


# |===========================================================
# |STEP 6: set input delay using timing budget
# |Assume a weak cell to drive the input pins
# |===========================================================
set 		LIB_NAME 			typical
set 		WIRE_LOAD_MODEL 	smic18_wl10
set 		DRIVE_CELL 			INVX1
set 		DRIVE_CELL_2 		INVX4
set 		DRIVE_CELL_3		INVX8

set 		DRIVE_PIN 			Y
set 		OPERATE_CONDITION   typical

set 		INPUT_RST 			 [get_ports I_RSTN_100M]
set 		INPUT_RST_2			 [get_ports I_RSTN_50M]


set         INPUT_DELAY 		 [expr {$CLK_PERIOD*0.6}]
set         INPUT_DELAY_2 		 [expr {$CLK_PERIOD_2*0.6}]
# CLK 1
set_input_delay $INPUT_DELAY -clock $CLK_NAME [get_ports I_OPR_EN]
set_input_delay $INPUT_DELAY -clock $CLK_NAME ${INPUT_RST}

# CLK 2
set_input_delay $INPUT_DELAY_2 -clock $CLK_NAME_2 ${INPUT_RST_2}

# DRIVE CELL
set_driving_cell -lib_cell ${DRIVE_CELL}   -pin ${DRIVE_PIN}   ${INPUT_RST}
set_driving_cell -lib_cell ${DRIVE_CELL_2} -pin ${DRIVE_PIN}   ${INPUT_RST_2}
set_driving_cell -lib_cell ${DRIVE_CELL_3} -pin ${DRIVE_PIN}   [get_ports I_OPR_EN]



# |===========================================================
# |STEP 7: set output delay 
# |===========================================================
set OUTPUT_DELAY  [expr {$CLK_PERIOD*0.6}]
set MAX_LOAD      [expr {[load_of $LIB_NAME/INVX4/A] * 10}]

set_output_delay  $OUTPUT_DELAY -clock $CLK_NAME 	 [all_outputs]
set_load 		  [expr {$MAX_LOAD * 3}] 			 [all_outputs]
set_isolate_ports -type buffer 					 	 [all_outputs]


# |===========================================================
# |STEP 8: set max delay for comb logic 
# |===========================================================
# set_input_delay  [expr $CLK_PERIOD * 0.1] -clock $CLK_NAME -add_delay [get_ports I_1]
# set_output_delay [expr $CLK_PERIOD * 0.1] -clock $CLK_NAME -add_delay [get_ports O_1]


# |===========================================================
# |STEP 9: set operating condition & wire load model 
# |===========================================================
set_operating_conditions -max 			$OPERATE_CONDITION \
						 -max_library 	$LIB_NAME

set 					 auto_wire_load_selection false
set_wire_load_mode  	 top
set_wire_load_model		 -name    $WIRE_LOAD_MODEL \
						 -library $LIB_NAME


# |===========================================================
# |STEP 10: set area constraint (Let DC try its best) 
# |===========================================================
set_max_area			 1000


# |===========================================================
# |STEP 11: set DRC constraint 
# |===========================================================
# set MAX_CAPACITANCE [expr {[load_of $LIB_NAME/NAND4X2/Y] * 5}]
# set_max_capacitance $MAX_CAPACITANCE $ALL_INPUT_EXCEPT_CLK


# |===========================================================
# |STEP 12: set group path
# |Avoid getting stack on one path
# |===========================================================
# group_path -name $CLK_NAME -weight 5 				\
# 						   -critical_range  [expr {$CLK_PERIOD * 0.1}] 

# group_path -name INPUTS    -from [all_inputs] 		\
# 					 	   -critical_range  [expr {$CLK_PERIOD * 0.1}] 

# group_path -name OUTPUTS   -to [all_outputs] 		\
# 						   -critical_range  [expr {$CLK_PERIOD * 0.1}] 

# group_path -name COMBS     -from [all_inputs] 		\
# 						   -to [all_outputs] 		\
# 						   -critical_range  [expr {$CLK_PERIOD * 0.1}] 	
# report_path_group


# |===========================================================
# |STEP 13: Elimate the multiple-port inter-connect &
# |			define name style
# |===========================================================
# set_app_var 						verilogout_no_tri 					true
# set_app_var						verilogout_show_unconnected_pins 	true
# set_app_var						bus_naming_style					{%s[%d]}
# simplify_constants 				-boundary_optimization
# set_boundary_optimization 		[current_design] 					true
# set_fix_multiple_port_nets 		-all 								-buffer_constants


# |===========================================================
# |STEP 14: timing exception define
# |===========================================================
# set_false_path -from [get_clocks I_CLK_100M] -to [get_clocks I_CLK_100M]
# set ALL_CLKS [all_clocks]
# foreach_in_collection CUR_CLK $ALL_CLKS 
# {
# 	set OTHER_CLKS [remove_from_collection [all_clocks] $CUR_CLK]
# 	set_false_path -from $CUR_CLK $OTHER_CLKS
# }

# set_false_path -from [get_clocks I_CLK_100M] -to [get_clocks I_CLK_100M]
# set_false_path -from [get_clocks I_CLK_100M] -to [get_clocks I_CLK_100M]

# set_disable_timing TOP/U1 -from a -to y
# set_case_analysis 0 [get_ports sel_i]

# set_multicycle_path -setup 6 -from FFA/CP -through ADD/out -to FFB/D
# set_multicycle_path -hold 5 -from FFA/CP -through ADD/out -to FFB/D
# set_multicycle_path -setup 2 -to FFB/D
# set_multicycle_path -hold 1 -to FFB/D



# |===========================================================
# |STEP 15: compile flow
# |===========================================================
# ungroup -flatten -all

# 1st-pass compile
# compile -map_effort high -area_effort high
# compile -map_effort high -area_effort high -boundary_optimization
compile 

# simplify_constants -boundary_optimization
# set_fix_multiple_port_nets -all -buffer_constants

# compile -map_effort high -area_effort high -incremental_mapping -scan

# 2nd-pass compile
# compile -map_effort high -area_effort high -incremental_mapping -boundary_optimization
# compile_ultra -incr


# |===========================================================
# |STEP 16: write post-process files
# |===========================================================
# change_names -rules verilog -hierarchy
# remove-unconnected_ports [get_cells -hier *] -blast_buses
# Write the mapped files
write -f ddc -hierarchy -output $MAPPED_PATH/${TOP_MODULE}.ddc
# write 	-f verilog 	-hierarchy -output 	$MAPPED_PATH/${TOP_MODULE}.v
# write_sdc -version 	1.7 				$MAPPED_PATH/${TOP_MODULE}.sdc
# write_sdf -version 	2.1 				$MAPPED_PATH/${TOP_MODULE}.sdf

# |===========================================================
# |STEP 17: generate report files
# |===========================================================

在完成编译之后可以用本篇的PPT里面介绍的 时序报告指令进行时序分析。此处不再赘述。

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2023-2028年中国硅碳负极材料行业市场预测与投资规划分析报告

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本报告由锐观咨询重磅推出&#xff0c;对中国硅碳负极材料行业的发展现状、竞争格局及市场供需形势进行了具体分析&#xff0c;并从行业的政策环境、经济环境、社会环境及技术环境等方面分析行业面临的机遇及挑战。还重点分析了重点企业的经营现状及发展格局&#xff0c;并对未…
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kafka学习（七）：消息队列与JMS

kafka学习（七）：消息队列与JMS

1、消息队列 我们可以把消息队列比作是一个存放消息的容器&#xff0c;当我们需要使用消息的时候可以取出消息供自己使用。 1.1、消息队列有什么用&#xff1f; 消息队列是分布式系统中重要的组件&#xff0c;使用消息队列主要是为了通过异步处理提高系统性能和削峰、降低系统…
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MCE | 神经元为胰腺癌细胞提供营养

MCE | 神经元为胰腺癌细胞提供营养

胰腺导管腺癌 (PDAC) &#xff0c;最常见的胰腺癌 (Pancreatic cancer) 类型 &#xff0c;是最致命的实体肿瘤之一&#xff0c;具有很高的侵袭性。PDAC 治疗的不良预后与其独特而复杂的微环境和代谢可塑性有关。PDAC 的肿瘤微环境 (TME) 主要成分是细胞外基质 (ECM)、脉管系统、…
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tensorflow2 MobileNet

tensorflow2 MobileNet

简介 深度学习的发展伴随着模型参数的暴涨&#xff0c;导致对运行模型的设备有很大的限制&#xff0c;普通的卷积神经网络模型难以运用到移动或嵌入式设备中&#xff0c;主要是这些设备的内存有限&#xff0c;其次这些设备的算力不能满足足够的响应速度&#xff0c;即实时性差…
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[附源码]java毕业设计疫情期间回乡人员管理系统

[附源码]java毕业设计疫情期间回乡人员管理系统

项目运行 环境配置&#xff1a; Jdk1.8 Tomcat7.0 Mysql HBuilderX&#xff08;Webstorm也行&#xff09; Eclispe&#xff08;IntelliJ IDEA,Eclispe,MyEclispe,Sts都支持&#xff09;。 项目技术&#xff1a; SSM mybatis Maven Vue 等等组成&#xff0c;B/S模式 M…
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Swin Transformer目标检测实验——环境配置的步骤和避坑

Swin Transformer目标检测实验——环境配置的步骤和避坑

Swin Transformer1. 网上基础教程&#xff08;带视频讲解&#xff09;2. 配置虚拟环境时遇到的一些问题&#xff08;按操作顺序排列&#xff09;1. 网上基础教程&#xff08;带视频讲解&#xff09; 大家是不是都从b站来的呀&#xff0c;先给你们基础环境的配置和搭配的视频教…
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【SQLite】三、SQLite 的常用语法

【SQLite】三、SQLite 的常用语法

作者主页&#xff1a;Designer 小郑 作者简介&#xff1a;软件工程师一枚&#xff0c;来自浙江宁波&#xff0c;负责开发管理公司OA项目&#xff0c;专注软件前后端开发&#xff08;Vue、SpringBoot和微信小程序&#xff09;、系统定制、远程技术指导。CSDN学院、蓝桥云课认证讲…
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[论文阅读笔记18] DiffusionDet论文笔记与代码解读

[论文阅读笔记18] DiffusionDet论文笔记与代码解读

扩散模型近期在图像生成领域很火, 没想到很快就被用在了检测上. 打算对这篇论文做一个笔记. 论文地址: 论文 代码: 代码 0. 扩散模型简述 首先介绍什么是扩散模型. 我们考虑生成任务, 即encoder-decoder形式的模型, encoder提取输入的抽象信息, 并尝试在decoder中恢复出来. 扩…
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亚马逊鲲鹏系统：批量注册亚马逊买家号软件

亚马逊鲲鹏系统：批量注册亚马逊买家号软件

之前我们有谈到过&#xff0c;想要注册亚马逊买家号&#xff0c;需要邮箱、ip、信用卡、收货地址和手机号。自己手动注册一个一个的太麻烦&#xff0c;还会花费大量的时间&#xff0c;那么有没有可以节约时间的自动化操作软件呢&#xff1f;想要自动化操作软件&#xff0c;来试…
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金属带宽度测量方案

金属带宽度测量方案

一、硬件部分 1.相机 像素&#xff1a;4864*3232 相机选择 1600 万像素即 4864*3232&#xff0c;即检测视场长宽比为 3&#xff1a;2 工件最大的直径为 320mm&#xff0c;假设检测的视场范围为 510*340 因 此 每 个 像 素 大 小 为 340mm/32800.104mm &#xff0c; 即 检 测 精…
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数组形式的整数加法

数组形式的整数加法

1 问题 整数的 数组形式 num 是按照从左到右的顺序表示其数字的数组。 例如&#xff0c;对于 num 1321 &#xff0c;数组形式是 [1,3,2,1] 。 给定 num &#xff0c;整数的 数组形式 &#xff0c;和整数 k &#xff0c;返回 整数 num k 的 数组形式 。 2 方法 根据问题的描述…
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