首先需要在github上下载两个文件，本例程用到的文件以及最终文件我都会放在网盘里面，
地址放在最后面。在github搜索hdl选择第一个，如下图所示
GitHub网址：https://github.com/analogdevicesinc/hdl/releases
点击releases选择版本
本例程所使用的vivado版本为2018.3，找到对应的版本，下载附件。然后下载对应版本的No-Os
点击Code->Download下载
下载完成后复制到Ubuntu中并解压
打开文件目录 hdl-2019-r1->projects->adrv9009->zcu102，右键空白处打开命令行串口
配置vivado环境变量并编译
编译完成后在命令行输入vivado，打开vivado，点击Open Project-->选择项目-->点击OK
打开设置-->切换器件-->搜索15eg-->选择使用的器件，点击OK
点击保存-->点NO
打开设计-->查看IP状态-->更新IP-->确定更新
点击Gennerate
点击ZYNQ,只需要修改MIO的外设和DDR配置即可，修改为所使用器件的配置
我这里修改完了，使用15eg开发板的可以直接导入我的配置，配置文件会放在最后的网盘连接中，配置完点击OK
生成bit文件
保存修改
点击ok
等待bit文件生成后，进入adrv9009zcu102.runs/impl_1/文件夹，这里有bit文件，可以在根目录中创建一个file文件，把bit文件复制过去
导出硬件配置文件
打开工程文件夹，打开.SDK文件夹，复制.hdf文件，粘贴到no-OS-2019_R1/projects/ad9009/
右键打开命令窗口
设置环境变量并编译文件，等待编译完成后，打开adrv9009-->build文件夹，复制elf文件到根目录的file文件夹中
然后回到vivado，打开SDK，创建应用程序，
设置名称为fsbl
回到zcu102文件夹，进入目录：adrv9009_zcu102.sdk/fsbl/Debug/ ,复制fsbl文件放到file文件夹中
点击xilinx->create Boo...
选择zynq mp-->选择保存的地址-->添加文件
首先需要添加fsbl文件，然后继续点Add，添加bit文件和elf文件
三个文件添加完成后点击生成BOOT.BIN文件
把BOOT.bin文件拷贝到SD中，并插入开发板。把开发板启动模式设置为SD卡启动，把ADRV9009射频子板插入FMC1口，插如串口和电源线
打开串口助手，开启电源打印内容如下所示，检测到ADRV9009
Xilinx Zynq MP First Stage Boot Loader
Release 2018.3 Apr 10 2024 - 10:27:30
PMU-FW is not running, certain applications may not be supported.
Hello
rx_clkgen: MMCM-PLL locked (245760000 Hz)
tx_clkgen: MMCM-PLL locked (245760000 Hz)
rx_os_clkgen: MMCM-PLL locked (245760000 Hz)
rx_adxcvr: OK (9830400 kHz)
tx_adxcvr: OK (9830400 kHz)
rx_os_adxcvr: OK (9830400 kHz)
talise: Device Revision 192, Firmware 6.0.2, API 3.6.0.1103806595077
talise: Calibrations completed successfully
rx_jesd: Lane 0 desynced (25 errors), restarting link
rx_jesd: Lane 1 desynced (10 errors), restarting link
rx_os_jesd: Lane 0 desynced (68 errors), restarting link
rx_os_jesd: Lane 1 desynced (10 errors), restarting link
rx_jesd status:
Link is enabled
Measured Link Clock: 245.769 MHz
Reported Link Clock: 245.760 MHz
Lane rate: 9830.400 MHz
Lane rate / 40: 245.760 MHz
Link status: DATA
SYSREF captured: Yes
SYSREF alignment error: No
tx_jesd status:
Link is enabled
Measured Link Clock: 245.769 MHz
Reported Link Clock: 245.760 MHz
Lane rate: 9830.400 MHz
Lane rate / 40: 245.760 MHz
SYNC~: deasserted
Link status: DATA
SYSREF captured: Yes
SYSREF alignment error: No
rx_os_jesd status:
Link is enabled
Measured Link Clock: 245.769 MHz
Reported Link Clock: 245.760 MHz
Lane rate: 9830.400 MHz
Lane rate / 40: 245.760 MHz
Link status: DATA
SYSREF captured: Yes
SYSREF alignment error: No
tx_dac: Successfully initialized (491537475 Hz)
rx_adc: Successfully initialized (245768737 Hz)
Bye所使用到的文件以及生成的BOOT.bin：
链接：https://pan.baidu.com/s/1-kUJqxhfNaKIphns7TaXbw
提取码：nvzq
