牛客网Verilog刷题——VL45
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题目
请根据题目中给出的双口RAM代码和接口描述，实现异步FIFO，要求FIFO位宽和深度参数化可配置。电路的接口如下图所示。
双口RAM端口说明：
异步FIFO端口说明：
双口RAM代码如下，可在本题答案中添加并例化此代码。
module dual_port_RAM #(parameter DEPTH = 16,
parameter WIDTH = 8)(
input wclk
,input wenc
,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。
,input [WIDTH-1:0] wdata //数据写入
,input rclk
,input renc
,input [$clog2(DEPTH)-1:0] raddr //深度对2取对数，得到地址的位宽。
,output reg [WIDTH-1:0] rdata //数据输出
);
reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];
always @(posedge wclk) begin
if(wenc)
RAM_MEM[waddr] <= wdata;
end
always @(posedge rclk) begin
if(renc)
rdata <= RAM_MEM[raddr];
end
endmodule
输入输出描述：
| 信号 | 类型 | 输入/输出 | 位宽 | 描述 |
|---|---|---|---|---|
| wclk | wire | Intput | 1 | 写时钟信号 |
| rclk | wire | Intput | 1 | 读时钟信号 |
| wrstn | wire | Intput | 1 | 写异步复位信号，低电平有效 |
| rrstn | wire | Intput | 1 | 读异步复位信号，低电平有效 |
| winc | wire | Intput | 1 | 写使能信号 |
| rinc | wire | Intput | 1 | 读使能信号 |
| wdata | wire | Intput | WIDTH | 写数据 |
| wfull | wire | Output | 1 | 写满信号 |
| rempty | wire | Output | 1 | 读空信号 |
| rdata | wire | Output | WIDTH | 读数据 |
解析
异步FIFO设计中，一般分别设计一个读地址指针与写地址指针，用于判断当前FIFO的空满。由于读操作与写操作不再同一时钟域下，所以需要做跨时钟域处理，而读地址指针与写地址指针是多比特信号，跨时钟域处理一般转为格雷码后再进行跨时钟域传输，这是由于格雷码形式的地址指针每次加1时，只有1比特发生改变，这样就转换为单比特跨时钟域处理的问题，单比特跨时钟域处理可以用打两拍的方式进行处理。异步FIFO的设计要点可以总结为以下几点：
- 读写地址指针的跨时钟域处理（多比特）
- 空满信号的判断
- 二进制码转格雷码
- 单比特信号跨时钟域处理
答案
`timescale 1ns/1ns
/***************************************RAM*****************************************/
module dual_port_RAM #(parameter DEPTH = 16,
parameter WIDTH = 8)(
input wclk
,input wenc
,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。
,input [WIDTH-1:0] wdata //数据写入
,input rclk
,input renc
,input [$clog2(DEPTH)-1:0] raddr //深度对2取对数，得到地址的位宽。
,output reg [WIDTH-1:0] rdata //数据输出
);
reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];
always @(posedge wclk) begin
if(wenc)
RAM_MEM[waddr] <= wdata;
end
always @(posedge rclk) begin
if(renc)
rdata <= RAM_MEM[raddr];
end
endmodule
/***************************************AFIFO*****************************************/
module asyn_fifo#(
parameter WIDTH = 8,
parameter DEPTH = 16
)(
input wclk ,
input rclk ,
input wrstn ,
input rrstn ,
input winc ,
input rinc ,
input [WIDTH-1:0] wdata ,
output wire wfull ,
output wire rempty ,
output wire [WIDTH-1:0] rdata
);
//写地址指针
reg [$clog2(DEPTH):0] waddr_ptr;
wire [$clog2(DEPTH):0] waddr_ptr_gray;
reg [$clog2(DEPTH):0] waddr_ptr_gray_w2r_1;
reg [$clog2(DEPTH):0] waddr_ptr_gray_w2r_2;
reg [$clog2(DEPTH):0] waddr_ptr_gray_reg;
//写地址
wire [$clog2(DEPTH)-1:0] waddr;
//写使能
wire rd_en;
//读地址指针
reg [$clog2(DEPTH):0] raddr_ptr;
wire [$clog2(DEPTH):0] raddr_ptr_gray;
reg [$clog2(DEPTH):0] raddr_ptr_gray_r2w_1;
reg [$clog2(DEPTH):0] raddr_ptr_gray_r2w_2;
reg [$clog2(DEPTH):0] raddr_ptr_gray_reg;
//读地址
wire [$clog2(DEPTH)-1:0] raddr;
//读使能
wire wr_en;
//--------------写地址--------------//
//写地址指针
always @(posedge wclk or negedge wrstn)
if(!wrstn)
waddr_ptr <= 'd0;
else if(winc && !wfull)
waddr_ptr <= waddr_ptr + 1'b1;
//写地址指针格雷码
assign waddr_ptr_gray = waddr_ptr ^ (waddr_ptr>>1);
//写地址指针格雷码同步到读时钟域
always @(posedge rclk or negedge rrstn)
if(!rrstn) begin
waddr_ptr_gray_w2r_1 <= 'd0;
waddr_ptr_gray_w2r_2 <= 'd0;
end
else begin
waddr_ptr_gray_w2r_1 <= waddr_ptr_gray_reg;
waddr_ptr_gray_w2r_2 <= waddr_ptr_gray_w2r_1;
end
always @(posedge wclk or negedge wrstn)
if(!wrstn)
waddr_ptr_gray_reg <= 'd0;
else
waddr_ptr_gray_reg <= waddr_ptr_gray;
//写地址
assign waddr = waddr_ptr[$clog2(DEPTH)-1:0];
//--------------读地址--------------//
//读地址指针
always @(posedge rclk or negedge rrstn)
if(!rrstn)
raddr_ptr <= 'd0;
else if(rinc && !rempty)
raddr_ptr <= raddr_ptr + 1'b1;
//读地址指针格雷码
assign raddr_ptr_gray = raddr_ptr ^ (raddr_ptr>>1);
//读地址指针格雷码同步到写时钟域
always @(posedge wclk or negedge wrstn)
if(!wrstn) begin
raddr_ptr_gray_r2w_1 <= 'd0;
raddr_ptr_gray_r2w_2 <= 'd0;
end
else begin
raddr_ptr_gray_r2w_1 <= raddr_ptr_gray_reg;
raddr_ptr_gray_r2w_2 <= raddr_ptr_gray_r2w_1;
end
always @(posedge rclk or negedge rrstn)
if(!rrstn)
raddr_ptr_gray_reg <= 'd0;
else
raddr_ptr_gray_reg <= raddr_ptr_gray;
//读地址
assign raddr = raddr_ptr[$clog2(DEPTH)-1:0];
//--------------空满信号判断--------------//
//满信号判断
assign wfull = (waddr_ptr_gray_reg == {~raddr_ptr_gray_r2w_2[$clog2(DEPTH):$clog2(DEPTH)-1],raddr_ptr_gray_r2w_2[$clog2(DEPTH)-2:0]}) ? 1'b1 : 1'b0;
//空信号判断
assign rempty = (raddr_ptr_gray_reg == waddr_ptr_gray_w2r_2) ? 1'b1 : 1'b0;
//--------------读写使能--------------//
assign rd_en = rinc && !rempty;
assign wr_en = winc && !wfull;
dual_port_RAM
#(
.DEPTH(DEPTH),
.WIDTH(WIDTH)
)
dual_port_RAM_inst
(
.wclk(wclk),
.wenc(wr_en),
.waddr(waddr), //深度对2取对数，得到地址的位宽。
.wdata(wdata), //数据写入
.rclk(rclk),
.renc(rd_en),
.raddr(raddr), //深度对2取对数，得到地址的位宽。
.rdata(rdata) //数据输出
);
//本题注释：这里说明一下编译不通过的原因——格雷码必须现在本地打一拍，然后再经过异域时钟打两拍，一般我们不在本地打拍也是可以的的，本例题时序是这样，另外最后空满判定也需要本地时钟打拍后的格雷码与异域时钟的进行判断！
endmodule
