FPGA实战基于Vivado与ModelSim的ADC128S022 SPI信号采集系统设计第一次接触FPGA的SPI接口开发时我被时序图和状态机搞得晕头转向。直到完成这个ADC128S022采集项目才真正理解如何将理论转化为可运行的硬件逻辑。本文将分享从环境搭建到功能验证的全流程包含几个关键技巧如何用20分频器生成合规的SPI时钟、状态机的32个状态设计原理以及用Matlab生成测试数据的实用方法。1. 环境配置与项目初始化在开始编码前需要确保工具链正确配置。Vivado 2020.1与ModelSim 2020.4的组合经过验证能稳定运行本项目。新建工程时需特别注意create_project spi_adc ./spi_adc -part xc7a35tftg256-1 set_property target_language Verilog [current_project]关键依赖配置开发板Xilinx Artix-7 FPGA内置50MHz时钟ADC芯片ADC128S02212位分辨率8通道仿真工具ModelSim PE 10.6c注意Vivado需预先配置ModelSim路径。在Tools → Options → General中设置ModelSim安装目录否则无法自动启动仿真。时钟分频是第一个技术难点。系统时钟50MHz需要分频到ADC支持的0.8-3.2MHz范围。我们选择2.5MHz作为工作频率通过20分频实现reg [3:0] cnt_10; always (posedge clk) begin if(cnt_10 4d9) begin cnt_10 0; cnt_flag 1; // 分频标志 end else begin cnt_10 cnt_10 1; cnt_flag 0; end end2. SPI协议状态机设计ADC128S022的SPI时序要求16个时钟周期完成数据传输。由于数据在上升沿和下降沿都要操作我们将每个周期拆分为两个状态共需32个有效状态加上初始状态共33个。状态机核心参数信号位宽说明sclk_cnt6位状态计数器(0-32)cnt_flag1位分频标志信号channel3位通道选择(0-7)状态转移逻辑的关键代码always (posedge clk) begin if(cnt_flag) begin sclk_cnt (sclk_cnt32) ? 1 : sclk_cnt1; end end通道选择时序第5状态输出channel[2]第7状态输出channel[1]第9状态输出channel[0]数据采集则从第10状态开始连续12个状态在SCLK上升沿读取ADC_DOUTcase(sclk_cnt) 6d10: Sam_data_r[11] ADC_dout; 6d12: Sam_data_r[10] ADC_dout; // ... 其他位采集 6d32: Sam_data_r[0] ADC_dout; endcase3. 测试数据生成与仿真使用Matlab生成10kHz正弦波测试数据保存为16进制文本供ModelSim读取fs 2.5e6/16; % 采样率 t 0:1/fs:1-1/fs; s sin(2*pi*10000*t) * 2047; % 12bit量化 fid fopen(adc_data.txt,w); fprintf(fid,%X\n,uint16(s)); fclose(fid);Testbench中读取数据并模拟ADC输出reg [11:0] adc_data[0:99]; initial begin $readmemh(adc_data.txt, adc_data); #100 rst_n 1; end always (posedge clk) begin case(cnt_320) 9d81: ADC_dout adc_data[addr][11]; 9d101: ADC_dout adc_data[addr][10]; // ... 其他位 endcase end4. 完整系统集成与调试将各模块集成后需特别注意信号同步问题。关键调试技巧时钟域交叉所有ADC输出信号需用系统时钟重新采样时序约束添加create_clock和set_input_delay约束ILA调试插入Vivado逻辑分析仪核实时观察信号最终系统框图------------------- ------------- ----------- | 时钟分频模块 |----| SPI状态机 |----| ADC芯片 | | (50MHz→2.5MHz) | | (33状态) | | ADC128S022| ------------------- ------------- ----------- ^ | | v ------- ----------- | Testbench |--| 采样数据 | ------- -----------ModelSim仿真波形应显示完整的SPI时序包括CS_N从高到低的跳变SCLK的16个完整周期DIN上的通道选择信号DOUT上的12位ADC数据遇到时序不匹配时建议检查cnt_flag与sclk_cnt的对应关系确认ADC_dout在SCLK上升沿前已稳定验证分频计数器是否从0到9循环5. 性能优化与扩展基础功能实现后可考虑以下增强多通道轮询always (posedge done) begin channel (channel7) ? 0 : channel1; end数据预处理添加移动平均滤波实现量程自动调整增加过采样提高分辨率存储优化reg [11:0] sample_buf[0:255]; always (posedge done) begin sample_buf[waddr] Sam_data; waddr waddr 1; end经过实际测试这个设计在Artix-7上仅占用128个LUT2个Block RAM最大时序延迟3.2ns在项目后期我发现将状态机改为独热码编码可以提高时序性能特别是在需要运行在更高时钟频率时。不过对于2.5MHz的SPI时钟标准二进制编码已经足够。