Unit Delay:将信号延迟一个采样期间

 

• 在仿真库中的位置为：

• Simulink / Discrete

  HDL Coder / Discret

模型为：

     双击模型打开参数设置界面，如图所示：

说明

        Unit Delay 模块按指定的采样期间保持和延迟输入。当放置于迭代子系统中时，该模块将其输入保持并延迟一个迭代。此模块相当于 z-1 离散时间运算符。此模块接受一个输入并生成一个输出。每个信号可以是标量，也可以是向量。如果输入为向量，模块会按相同的采样期间保持和延迟向量中的所有元素。