1. 项目概述FeFET时间域内存计算宏的创新实现在人工智能和边缘计算蓬勃发展的当下传统冯·诺依曼架构面临着一个根本性挑战数据在处理器和存储器之间的频繁搬运导致的高能耗和延迟瓶颈。这个问题在需要大量并行乘累加(MAC)运算的神经网络应用中尤为突出。我们团队在28nm CMOS工艺上实现的这款基于铁电场效应晶体管(FeFET)的时间域内存计算(TD-nvIMC)宏正是为了突破这一瓶颈而生。与传统电压域或数字域的计算方式不同我们的设计将计算过程编码在时间延迟中而非电压幅度上。这种创新方法带来了三个关键优势首先时间信号比电压信号具有更好的噪声容限特别是在进行大量累加运算时其次时间域计算天然适合用标准数字电路实现避免了复杂的数据转换器最重要的是通过将计算直接嵌入存储器阵列彻底消除了数据搬运的能耗。2. 核心架构设计解析2.1 整体架构组成我们的TD-nvIMC宏由三个关键模块组成形成了一个完整的计算流水线FeFET内容可寻址存储器(CAM)阵列采用C-AND结构每个存储单元包含两个互补的FeFET器件用于存储权重值。这种设计支持并行搜索操作是时间域计算的基础。级联延迟链由多个电流饥饿型反相器(CSI)构成每个CSI的延迟时间由对应的CAM单元状态和输入激活共同决定。延迟的累积效应实现了乘累加运算的时间域表达。时间数字转换器(TDC)将最终的时间延迟量转换为数字输出。我们采用闪存式架构通过可调参考延迟线(RDL)和触发器阵列实现高精度转换。2.2 关键技术创新点这项工作的突破性进展主要体现在四个方面延迟分辨率的大幅提升通过多级状态(MLS)校准技术实现了550ps的延迟步长(Δs)比之前FeFET TD-nvIMC工作提高了2000倍。写入干扰防护利用三重阱工艺的独立体偏置特性开发了新型写入干扰防护方案确保存储数据的可靠性。计算模式可重构同一硬件架构支持XOR和AND两种MAC运算模式以及布尔逻辑和算术运算大大提升了应用灵活性。能效突破在0.85V工作电压下实测能效达到1887 TOPS/W吞吐量222.2 MOPS/单元为边缘端AI加速提供了可行方案。3. FeFET存储阵列设计与实现3.1 FeFET器件特性与优势铁电场效应晶体管作为新型非易失性存储器在我们的设计中展现出独特优势极化特性FeFET栅极堆叠中的铁电层具有双稳态极化特性可在零电场下保持状态仅需超过矫顽电场(EC)的电压即可切换。这种特性使得FeFET具有极低的写入能耗。存储窗口通过极化状态改变阈值电压(VT)在28nm工艺下可实现明显的LVT(低阈值)和HVT(高阈值)状态区分为可靠存储提供足够噪声容限。多级状态能力部分极化切换可实现连续的阈值电压调节这一特性被我们创新性地用于延迟校准实现了≤100ps的时间分辨率。3.2 存储阵列设计细节我们的CAM阵列采用创新的C-AND架构具有以下设计特点单元结构每个CAM单元包含两个FeFET器件存储互补值。WL和SL信号按列共享BL和BuL(体线)按行共享。三重阱隔离每行存储单元位于独立的阱区内通过独立的BuL控制实现行间隔离这是写入干扰防护的基础。编程操作LVT编程时对选中字线施加4V电压SL、BL和BuL保持0VHVT擦除时对选中字线施加-4V其他行BuL偏置-2V防止干扰。3.3 写入干扰防护机制写入干扰是FeFET阵列面临的主要挑战之一。我们的解决方案包含三个关键要素体偏置控制在擦除操作时对非选中行施加-2V体偏压有效抑制了非预期极化切换。三重阱隔离确保每行体节点独立可控避免了串扰。操作时序优化通过精确控制WL、BuL等信号的时序关系确保只有目标单元发生状态切换。实测数据显示该方案在阵列级别完全消除了写入干扰为可靠存储提供了保障。这是首次在FeFET C-AND阵列中验证体辅助的写入干扰防护方案。4. 时间域计算原理与实现4.1 延迟链设计原理我们的延迟链采用电流饥饿型反相器(CSI)结构其核心创新在于混合放电路径每个CSI的尾端连接FeFET CAM单元和并联的漏电晶体管形成条件放电路径。CAM单元电阻(RCAM)取决于存储权重(Wi,j)和输入激活(Xi)的组合。延迟调节机制有效延迟时间由公式td,CSI ∝ ReffCB决定其中Reff RCAM∥Rleaker RNMOS。通过调节Vleak可设置高延迟(tdH)而低延迟(tdL)由FeFET的阈值电压和栅压共同决定。电容阵列(CB)提供可编程负载用于校准延迟步长Δs确保计算精度。4.2 乘累加运算实现我们支持两种MAC运算模式通过不同的信号配置实现XOR-MAC模式选中行BL接地其他行BL高阻激活输入Xi和其反相Xi分别施加到WL和WL匹配情况(XiWi,j)产生tdL不匹配产生tdH延迟链累积实现MAC运算AND-MAC模式WL保持接地互补FeFET始终关闭仅当Wi,j1且Xi1时产生tdL其他情况通过漏电器件放电产生tdH这两种模式共享相同的硬件结构仅通过信号配置切换实现了计算模式的可重构性。4.3 时间数字转换器设计TDC是将时间域计算结果数字化的关键模块我们的设计具有以下特点闪存式架构由参考延迟线(RDL)和触发器阵列组成支持并行采样无需高速全局时钟。可调分辨率通过step和shift控制信号调节RDL的延迟步长匹配不同应用需求。编码转换首先产生温度计码TDCTh[M:0]然后转换为二进制输出TDCO[B:0]。这种设计实现了亚纳秒级的时间分辨率同时保持了低功耗和较小的面积开销。5. 校准技术与性能优化5.1 多级状态校准方案我们创新性地利用体偏置实现了FeFET的多级状态编程操作流程从全LVT状态开始固定WL为-4V扫描BuL从-2V到0V实现部分擦除。状态验证通过快慢两种WL电压扫描速率读取确认中间状态的稳定性。应用价值这种MLS能力为延迟校准提供了精细调节手段是实现高精度时间域计算的关键。5.2 性能实测结果芯片实测数据验证了设计的优越性延迟分辨率达到550ps的延迟步长比之前工作提升2000倍。能效指标在0.85V工作电压下能效达1887 TOPS/W。吞吐量222.2 MOPS/单元满足实时处理需求。面积效率28nm工艺实现芯片面积紧凑适合嵌入式应用。6. 应用前景与扩展方向这项技术的潜在应用场景包括边缘AI加速低功耗特性特别适合物联网设备和移动终端的神经网络推理。近传感计算将计算能力嵌入传感器节点减少数据传输需求。类脑计算时间编码与生物神经系统中的脉冲时序编码有相似之处适合神经形态计算。未来可能的扩展方向包括多bit精度扩展通过更精细的延迟校准支持更高精度的计算。三维集成利用FeFET的低温工艺优势实现存算一体架构的3D堆叠。新型算法适配开发更适合时间域计算的神经网络架构和训练方法。7. 实际开发中的经验总结在芯片设计和测试过程中我们积累了以下宝贵经验时序控制的重要性时间域计算对信号时序极其敏感必须精心设计时序预算和匹配。校准的必要性工艺波动导致的器件差异必须通过校准补偿MLS方案在这方面表现出色。功耗平衡虽然整体能效高但TDC部分仍是功耗热点需要进一步优化。测试挑战亚纳秒级时间测量需要特殊测试设备和方法增加了验证复杂度。这项研究首次在28nm CMOS工艺上实现了完全集成的FeFET时间域内存计算宏通过创新的架构设计和校准技术为突破内存墙挑战提供了新的解决方案。实测性能验证了时间域计算在高能效AI加速方面的巨大潜力为下一代边缘智能设备奠定了基础。