1. HBM存储产业新宠与挑战并存这些年HBM已成为半导体行业备受关注的关键词之一。随着AI大模型、高性能计算以及数据中心需求的持续爆发HBM凭借超高带宽、低功耗等优势迅速成为高端算力芯片不可或缺的核心技术掀起了新一轮存储产业竞争。然而HBM的发展也面临着不小挑战无论是先进封装带来的工艺复杂度、良率与成本压力还是散热、功耗以及产能供给等问题都在考验整个产业链的协同能力。在AI算力需求持续攀升的背景下谁能率先突破这些瓶颈谁就有机会在下一阶段竞争中占据主动。2. 英特尔与软银新的挑战者市场庞大HBM迎来诸多挑战者。最近英特尔和软银通过其子公司Saimemory对HBM发起新冲击。英特尔曾是DRAM行业开拓者和领导者但后来在日本企业的步步紧逼下放弃了DRAM业务转向CPU成就了如今的蓝色巨人。随着人工智能的火热他们似乎跃跃欲试。据报道由他们参与的Saimemory一直在开发一种替代目前流行的高带宽内存HBM的技术旨在为强大的AI加速器所使用的内存模块提供更高的带宽和容量。SAIMEMORY是软银于2024年12月成立的子公司旨在将下一代内存技术商业化。通过此次合作SAIMEMORY将利用英特尔的技术专长推进下一代内存架构和制造技术的研究与开发。这包括英特尔“先进内存技术AMT”计划所建立的下一代内存基础技术该计划由美国能源部支持以及通过“下一代DRAM键合NGDB计划”所展示的技术知识。英特尔在DRAM领域的专业技术将应用于ZAM的开发软银发言人表示ZAM“类似于一种先进的DRAM并将采用全新的技术”。ZAM的名称源于“Z轴”的概念虽然技术细节尚未公布但该发言人表示“我们正在考虑采用垂直堆叠结构”。关于AMT今年一月时任英特尔政府技术首席技术官Joshua Fryman表示“英特尔的下一代DRAM键合计划展示了一种全新的内存架构和革命性的组装方法可显著提升DRAM性能、降低功耗并优化内存成本。标准内存架构无法满足人工智能的需求因此NGDB定义了一种全新的方法以加速我们迈向下一个十年。”如今使用高带宽内存的系统往往以牺牲其他指标例如容量的性能为代价换取更高的带宽。NGDB技术消除了高带宽和双倍数据速率DRAM之间的大部分权衡同时显著提高了能效。因此NGDB使得更多类型的应用程序和系统能够利用高带宽内存的优势。在该计划下一种新型堆叠方法和一种新型DRAM组织结构被开发出来。最初的原型验证了这种新型组装方法能够克服现有技术的内存容量限制而最新的原型则展示了采用新型堆叠方法的功能性DRAM。演示证实NGDB技术可以结合起来生产出高性能且可大规模生产的内存。而在将于2026年6月举行的VLSI大会上Saimemory计划发表一篇关于其新开发的HB3DM内存的论文。据介绍该内存基于Z - Angle MemoryZAM技术。ZAM指的是芯片的垂直Z轴堆叠方式类似于传统的HBM。然而英特尔的目标是利用最先进的制造技术实现卓越的性能。第一代HB3DM将采用九层结构并使用混合键合技术进行3D芯片布局。底层为逻辑层用于管理芯片内部的数据传输其上八层为DRAM层用于数据存储。每一层都包含约13,700个用于混合键合的TSV通孔硅芯片。就容量而言HB3DM每层可提供约1.125GB的容量换算成每个内存模块可达10GB。英特尔每平方毫米芯片可实现约0.25Tb/s的内存带宽因此对于一个171平方毫米芯片面积的10GB模块我们可以预期每个模块的带宽约为5.3TB/s。这些惊人的数据可能会迅速超越竞争对手HBM4内存因为HB3DM提供了更高的带宽。HBM4的单栈速度约为2TB/s不到HB3DM的一半。然而HB3DM的容量有限目前只有10GB而HBM4的单栈容量最高可达48GB。随着HB3DM技术的进步英特尔可能会增加量产芯片的层数但就目前而言它已成为带宽领域的领导者。我们目前尚不清楚Saimemory何时推出这些内存芯片也不清楚底层DRAM将由谁代工。不过由于英特尔的参与英特尔的晶圆厂可能会重新开始生产DRAM尽管具体制程节点目前尚不明确。随着2026年超大规模集成电路VLSI大会的临近我们预计英特尔和软银将会公布更多关于其子公司Saimemory及其进展的信息。Saimemory计划在2028年初完成原型产品并在2029年推出商用产品。3. 3D DRAM替代HBM的新尝试如果对HBM有了解我们知道这种高带宽内存是通过一种堆叠实现的这看起来和3D DRAM类似。但实际上HBM与3D DRAM虽然都与“3D堆叠”有关但两者并不是同一个概念。HBM本质上是一种面向AI、高性能计算等场景的高带宽存储产品通过多层DRAM堆叠、TSV以及先进封装技术大幅提升数据带宽和能效而3D DRAM则更偏向下一代DRAM的底层技术路线目标是突破传统二维缩放瓶颈通过垂直结构提升存储密度、延续摩尔定律。于是行业在探索用3D DRAM来替代HBMNEO Semiconductor正是其中的先行者。NEO Semiconductor于4月23日宣布其3D X - DRAM技术已成功通过概念验证POC证明利用现有的3D NAND基础设施可以制造出一种新型高密度DRAM。此次发布的核心是该公司的3D X - DRAM技术这是一种新型DRAM旨在通过采用垂直堆叠架构来突破传统内存扩展的限制从而实现更高的密度、更低的功耗以及对AI驱动型工作负载的更高适用性。NEO的3D X - DRAM架构大量借鉴了3D NAND制造技术。据该公司称概念验证芯片采用成熟的3D NAND工艺制造包括现有设备和材料。这一点至关重要因为先进存储器开发的主要制约因素之一并非设计创新而是制造成本和工艺兼容性。POC测试芯片表明3D X - DRAM可利用现有的3D NAND基础设施制造包括成熟的设备、材料和经济高效的工艺。鉴于目前3D NAND的量产层数已超过300层这些结果为下一代高密度3D DRAM铺平了道路同时验证了其优异的电气性能和可靠性。POC测试的主要结果包括读/写延迟10纳秒数据保持时间85°C下 1秒比64毫秒JEDEC标准好15倍比特线干扰在85°C下持续时间 1秒字线干扰在85°C时 1秒耐力10¹⁴次循环。据介绍之所以能达成这样的成就主要得益于基于铟镓锌氧化物 (IGZO) 的设计——这种晶体材料因其在显示技术中的应用而闻名——1T1C和3T0C存储单元可以像3D NAND一样采用堆叠式结构从而在保持节能的同时提升容量和吞吐量。TechInsights高级技术研究员兼高级副总裁Jeongdong Choe表示“在这个关键时刻NEO Semiconductor取得了重大突破。”随着传统DRAM的微缩技术接近极限业界正转向3D架构和新型单元技术以满足日益增长的人工智能和数据中心需求。NEO的硅基POC概念验证代表着一个重要的里程碑它证明了该技术超越理论概念的实际可行性。已公布的电气性能和可靠性测试结果令人鼓舞这一进展与业界向垂直扩展存储器发展的路线图相契合。正如过去十年向3D NAND的过渡一样我们现在正见证着超越传统微缩极限的全新3D DRAM时代的到来。看到这一愿景变为现实着实令人振奋。4. HBFHBM的补充候选除了上述技术以外拥有先发优势的HBF早就成为了HBM的替代候选之一。不过我们必须强调HBF并非旨在完全取代HBM而是作为其补充共同构建更高效的内存层次结构。在AI推理任务中HBM可用于处理对延迟敏感的热数据而HBF则适用于存储和读取大规模的非易失性数据集。由于NAND成本低于DRAMHBF有望显著降低AI系统的扩展成本尤其在超大规模模型和边缘计算场景中具有显著优势。HBF是SanDisk在2025年2月推出的下一代闪存概念其核心架构类似于HBM。HBM作为支撑AI计算的核心技术最近实现了快速增长通过堆叠DRAM来实现大幅更高的速度带宽和性能。HBF则通过堆叠NAND闪存不仅提升带宽还增加容量。虽然HBM是针对速度优化的存储器——用于AI训练的实时计算——HBF则最大化容量。与DRAM不同NAND在无电源情况下可保留数据非易失性因此作为AI的新型存储解决方案备受关注。由于HBF的基本组织原则借鉴了HBM的高带宽芯片堆叠和并行接口设计并将其调整为现代NAND闪存的非易失性、面向页面的特性所以该技术具备以下几个特点芯片堆叠和硅通孔 (TSV)HBF封装由多个垂直堆叠的3D - NAND芯片组成每个芯片通过TSV连接到控制器基芯片。基芯片采用逻辑工艺制造集成了所有通道控制器、纠错 (ECC)、损耗均衡引擎以及用于高速并行传输的PHY电路HBM型主机接口该封装暴露数百至数千个引脚每个引脚支持多Gb/s信号传输。其PHY和引脚排列与HBM相同可直接连接到加速器上现有的HBM控制器或通过CXL或PCIe接口采用其变体DDR同步闪存I/O在芯片和通道级别通过双倍数据速率DDR同步接口实现高带宽信号传输。所有数据传输均在数据有效选通DVS信号的上升沿和下降沿进行并由片上延迟锁定环DLL协调。该架构保持了传统的闪存引脚排列不变从而确保了向后兼容性和封装尺寸兼容性通道交错控制器支持通过“通道”进行复用每个通道并行访问多个闪存芯片和多通道条带化单独的并行总线扩展聚合带宽以饱和主机接口。作为一种介于超高速内存HBM和高容量存储设备SSD之间的新型内存层。HBF技术能够弥合HBM高性能和SSD高容量之间的差距确保AI推理所需的容量扩展性和能效。HBM负责处理高带宽而HBF技术则作为架构中的支撑层。具体而言HBF技术有望降低总体拥有成本TCO同时提升人工智能系统的可扩展性。业界预测包括HBF在内的复杂内存解决方案的需求将在2030年前后开始增长。在人工智能推理市场能够同时提供HBM和HBF的全套内存解决方案公司的作用日益重要因为CPU、GPU和内存的系统级优化决定了整体竞争力而非单个芯片的性能。然而最近有消息指出尽管4TB的HBF内存堆叠容量远超HBM但NVIDIA似乎对此并不感兴趣。报道指出谷歌已锁定HBF内存的采购渠道而HBF内存的样品测试将于今年开始。考虑到英伟达的地位这为HBF的未来蒙上阴影。5. HBM的“反击”面临如此多挑战者HBM也在加紧演进。去年五月韩国顶尖国家级研究机构KAIST发布了一份长达371页的报告详细阐述了高带宽存储器HBM技术到2038年的发展历程重点关注带宽、容量、I/O接口宽度和散热性能的提升。该路线图涵盖了从HBM4到HBM8的各个阶段包括封装、3D堆叠、嵌入式NAND闪存的内存中心架构以及基于机器学习的功耗控制方法等方面的改进。需要强调的是该文档是关于在当前行业和研究方向下HBM技术的假想发展而不是商业公司的实际路线图。如图所示HBM4的单栈容量将从288GB提升至348GBHBM8则从5,120GB提升至6,144GB。同时功耗也将随性能提升而增加HBM4的单栈功耗为75W而HBM8则为180W。预计在2026年至2038年间内存带宽将从2TB/s提升至64TB/s数据传输速率也将从8GT/s提升至32GT/s。此外HBM封装的I/O宽度也将从目前HBM3E的1,024位接口提升至HBM4的2,048位最终达到HBM8的16,384位。而作为HBM的核心DRAM技术也走到了分叉口。据韩媒报道三星电子和SK海力士似乎正在采取不同的策略来克服下一代DRAM在10纳米以下超精细工艺第七代、1D中的物理限制三星电子正在探索“垂直”方案而SK海力士则在追求“平面极致”。据业内人士6日透露三星电子目前正在研发一种16层垂直堆叠DRAM16层VS - DRAM工艺。这种工艺不像在小块土地上建造独栋住宅那样而是像公寓楼一样将单元垂直堆叠以最大限度地提高面积效率。为了实现这一目标该公司正在考虑将环栅GAA技术应用于DRAM该技术使晶体管栅极环绕沟道的四个侧面。GAA技术最初应用于3纳米或更小的尖端代工工艺逻辑半导体。与现有结构相比该技术能够更精确地控制电流从而大幅降低漏电流。然而由于电容器的存在在DRAM中实现这种结构十分困难。逻辑半导体主要由晶体管构成进行计算而DRAM则采用1晶体管1电容1T1C结构。DRAM设计面临的挑战是如何在狭小的单元内同时容纳大容量电容器和GAA晶体管。此外为了存储足够的电荷电容器的长宽比也必须提高。三星电子找到了一种解决方案将电容器水平放置竖直放置时容易倾倒并逐层堆叠同时采用单元上层POC技术。这种方法是将电路Peri放置在底部单元Cell放置在顶部。这相当于将NAND闪存中使用的单元上层Cell - on - PeriCOP技术移植到DRAM中。然而SK海力士的研究方向是“4F² Vertical Gate”DRAM这与三星电子的方法截然不同。与现有的6F²结构相比4F²结构能够将单个单元的面积减少30%以上。其目标是同时实现短期集成密度和成本竞争力。SK海力士应用了位线屏蔽 (BLSBit - Line Shieldin) 技术来抑制单元变窄引起的耦合噪声干扰并加入了核心共享背栅 (Shared BGShared Back - Gate ) 技术来增强晶体管阈值电压控制。此外该公司正在考虑采用“芯片减薄”技术来减薄芯片以确保即使在晶圆键合结构中也能稳定运行。这被视为向4F²结构过渡的尝试并着眼于未来引入W2W的混合键合方法。一位业内人士解释说“如果说1c代表了传统结构的完成那么1d则标志着仅仅缩小线宽已经不够了——结构创新变得至关重要。谁的方法能率先被公认为标准谁就能掌握下一代DRAM的关键。”6. 写在最后过去几十年半导体产业的主角始终是CPU、GPU等计算芯片而存储更多扮演“配角”。但随着大模型参数规模突破万亿级、推理需求持续扩张数据搬运、存储带宽、功耗以及容量正在成为决定AI系统上限的核心变量。谁能率先解决“数据喂不饱GPU”的问题谁就有机会重新定义下一代AI基础设施。这也是为什么HBM虽然仍然炙手可热却已经开始遭遇前所未有的挑战。因为行业真正追求的从来不是某一种具体技术而是更高带宽、更低功耗、更大容量、更低成本的终极平衡。某种程度上今天围绕HBM展开的竞争已经不只是一次存储器升级而更像是一场关于“后摩尔时代内存形态”的路线之争。未来胜出的也未必一定是HBM本身而可能是那个最适合AI时代的新型存储架构。