从问题诊断到方案落地全面掌握DFT可测性修复技术在芯片DFT设计中Scan DRCDesign Rule Check检查是确保可测性质量的守门人。一个未经充分DRC检查和修复的设计很可能在ATPG阶段暴露出大量问题——寄存器无法上Scan Chain、测试覆盖率低下、测试向量生成困难……这些问题往往代价高昂越早发现修复成本越低。本文将系统讲解Scan DRC检查的原理、常见Violation类型及其修复方法并结合可测性问题分析帮助读者建立完整的DRC问题解决思路。从第3章我们知道DRC分为三个阶段RTL DRC、Pre-DFT DRC和Post-DFT DRC。本章将深入聚焦于各类DRC Violation的具体表现和修复方案这是DFT工程师最核心的实战技能。--- --- --- --- ---一、DRC 基础概念与修复原则1.1 什么是 DRCDRC即Design Rule Check设计规则检查其核心目标是定义一系列标准的设计规则通过工具自动检查这些规则是否满足从而保证DFT设计的质量。通过DRC检查工具可以阻止不满足规则的寄存器串入Scan Chain同时提前发现潜在的ATPG问题。DRC的局限性DFT DRC检查无法将gate或net的延时考虑进去也无法覆盖clock-tree的delay和skewDFT工具不能替代静态时序分析STA的工作。1.2 DRC 修复的黄金原则修复DRC Violation有一个不可逾越的底线——不能影响功能逻辑Function。所有的修复方案都必须在Function Mode下保持原有电路行为不变。实现这一原则的关键在于利用Test Mode信号的特点• 在Function/Normal Mode下test_mode信号为0原始路径正常工作• 在Test Mode下test_mode信号为1DFT修复逻辑生效• test_mode信号天然就是一个选择器/使能信号可以驱动MUX、OR门等逻辑1.3 修复的两种基本手段所有DRC修复方法本质上可以归结为两大类• 增加MUX在测试模式下将原始path绕过选择DFT可控的路径• 增加组合逻辑OR/AND等配合test_mode信号实现可控性同时不影响功能模式图DRC修复基本原则示意图通过增加MUX和组合逻辑修复DRC问题--- --- --- --- ---二、Clock 相关 Violation 及修复Clock相关的Violation是DRC检查中最常见的问题类型核心原因是寄存器的Clock端不受Scan Clock控制。这类Violation会导致寄存器无法上Scan Chain直接影响测试覆盖率。2.1 门控时钟Gated ClockViolation门控时钟是功能设计中原有的低功耗设计手段。但在Scan测试时门控电路无法直接被Scan逻辑控制导致下游寄存器F0/F1的Clock不稳定从而产生Clock Violation这些寄存器无法上chain。图门控时钟导致的Clock Violation修复方案一插入 Clock Gating CellICG在F0/F1的Clock Path上插入Clock Gating Cell如ICG利用Scan EnableSE信号控制• Function ModeSE0ICG受原门控电路控制clock正常开关• Shift ModeSE1在OR门作用下ICG穿通clock一直可达F0/F1图通过ICG Cell修复门控时钟ViolationICG Cell 详解Integrated Clock GatingICG是业界标准的门控时钟单元通常包含Latch和Gating LogicAND/OR Gate。ICG Cell预留了SEScan Enable引脚在测试模式下由DFT可控信号接管从而实现Clock的可控性。这是当前业界修复门控时钟Violation的主流方案。图ICG Cell 内部结构与SE引脚修复方案二OR门 Test Mode信号图利用OR门和Test Mode信号修复门控时钟2.2 时钟分频器Clock DividerViolation当寄存器的Clock来源于分频器Divider的输出时由于分频器的输出不受Scan Clock直接控制导致下游寄存器产生Clock Violation。修复方案增加MUX将分频路径Bypass掉选择可控的Test Clock。MUX选择端使用test_mode等可控信号• Test Mode选择可控的test_clk• Function Mode选择原始的分频clock功能不受影响图Clock Divider Violation及MUX修复方案2.3 多时钟源Multiple Clock SourcesViolation当寄存器的Clock同时受多个时钟源驱动时如test_clk1 test_clk2会产生Violation。这种情况下需要根据设计要求关断其中一路时钟。修复方案使用test_mode信号作为控制端在Test Mode下选择test_clk1Function Mode下保持原始的双时钟工作方式。图多时钟源Violation及其修复2.4 PLL 输出时钟不可控PLL锁相环输出的时钟不受外部直接控制会引起DRC Violation导致相关寄存器无法上chain。PLL时钟不可控是较为棘手的问题因为它涉及模拟电路。两种常用解决方案• MUX Bypass在PLL输出路径上增加MUX使用外部可控clock将其bypass掉• OCCOn-Chip Clock Controller在PLL输出路径插入OCC电路实现对PLL时钟的控制图PLL时钟Violation及MUX/OCC修复方案--- --- --- --- ---三、Set/Reset 相关 Violation 及修复寄存器的异步复位/置位信号在Scan Shift期间必须可控保证寄存器处于非复位/非置位状态。否则寄存器无法正常上chain和shift数据。3.1 问题描述典型场景F2/F3/F4的异步复位信号来源于其他寄存器F1的输出。在Scan Shift时F1的状态不断变化导致F2/F3/F4的复位端状态不稳定出现Reset Violation无法正常串入Scan Chain。图异步复位信号不可控导致的Violation3.2 修复方案一MUX Bypass在F2/F3的复位路径上增加MUX将其Bypass使其受可控信号RSTn控制• Test ModeASIC_TEST1RSTn控制复位端处于非复位状态• Function ModeASIC_TEST0原始path控制功能不受影响图MUX Bypass修复异步复位Violation3.3 修复方案二Injector 控制逻辑在复位信号路径上增加OR门Injector逻辑• OR门一端是原始reset path另一端受ASIC_TEST信号控制• Test Mode下ASIC_TEST1OR门输出1F2/F3处于非复位状态可正常上chain• Function Mode下受原始path控制不影响功能图Injector控制逻辑修复异步复位3.4 修复方案三ScanEnable 控制推荐从Test Coverage角度考虑有一种更优雅的修复方式——使用ScanEnableTEST_SE信号控制• Shift期间SE1复位端被强制置为1F2/F3处于非复位状态正常shift• Capture期间SE0复位信号来源于原始reset pathreset path上的fault可以被测到这种方案兼顾了DRC通过和Test Coverage提升是实际项目中的首选方案。建议从Test Coverage角度出发优先考虑使用ScanEnable信号控制reset而非简单的test_mode信号。这样在capture阶段仍能测试reset path上的故障。图ScanEnable控制复位端兼顾Coverage--- --- --- --- ---四、常见可测性问题Testability Issues除了DRC Violation外还有一些设计结构虽然不一定会导致DRC报错但会严重影响Test Coverage或ATPG效率这就是可测性问题。识别和修复这些问题同样是DFT工程师的重要工作。4.1 反馈环路Feedback Loop组合逻辑的反馈环路会将时序行为引入设计中导致• ATPG工具难以产生有效的测试向量• 仿真时出现pending或耗费大量时间• Test Coverage显著降低修复思路在反馈环路上增加可控的逻辑如test_mode控制的Gate在Test Mode下打断反馈环路。图组合逻辑反馈环路及其影响4.2 Latch 透明性问题Latch具有组合逻辑特性当Clock/Enable Pin处于有效状态时它处于透明模式Transparent Mode。如果Latch既不是Scannable的也不保证在测试时处于透明状态ATPG工具会将其当作未知态X处理导致Coverage降低。修复思路确保Latch的Enable端在Test Mode下处于使能状态透明或者在关键位置替换为Scan Flip-Flop。图Latch透明性对ATPG的影响4.3 内部三态电路Internal Tristate三态电路的使能信号端不易测试。当使能端出现SA0Stuck-At-0故障时输出进入高阻态Z而下游寄存器不易检测高阻态导致Coverage丢失。修复方案增加Bus Keeper。Bus Keeper可以锁存最后一个0/1值将高阻态覆盖掉。需要注意的是如果目标故障处于活跃状态Bus Keeper是floating的需要对其进行初始化。图三态电路使能端故障导致Coverage丢失图增加Bus Keeper修复三态问题4.4 双向端口Bidi Port问题双向端口的控制在Function Mode下由功能逻辑决定但在Shift期间需要有一个确定的状态。常用修复方式是增加控制逻辑在Shift时将双向端口配置为输入端口或输出端口。图双向端口的DFT修复方案4.5 Non-Scan Module / Hard Macro 的 WrapperNon-Scan Module不可扫描模块和Hard Macro硬核IP会导致Test Coverage降低因为其内部逻辑很难控制和观测。解决方案在Non-Scan Module周围插入Wrapper边界扫描单元使通过该模块的信号能够被控制和观测从而提高整体Coverage。Wrapper Cell是边界扫描技术的核心概念后续章节会详细介绍。图为Non-Scan Module插入Wrapper4.6 时钟作为数据导致的 Capture 风险这是一个容易被忽略但后果严重的问题。当Clock信号同时作为组合逻辑的输入时在Capture阶段会出现时序违例的风险。问题分析• Capture前F0加载固定值S目的是让F1捕获组合逻辑Y的状态• Y状态应只受Scan数据S和输入Port A/B影响• 但Y同时受CLK信号影响当CLK上升沿到来进行捕获时Y的状态也在变化• F1无法捕获稳定的数据产生Capture违例图Clock作为数据输入导致Capture风险修复方案在CLK到组合逻辑的路径上增加控制电路。当ASIC_TEST1时CLK去往组合逻辑的通路被打断Y不再受CLK影响F1可以捕获稳定的值。图增加控制电路消除Clock-as-Data Capture风险--- --- --- --- ---五、总结与最佳实践本文要点回顾1. DRC检查是DFT质量的守门人分为RTL/Pre-DFT/Post-DFT三个阶段。2. 修复DRC的核心原则不能影响Function Mode下的功能逻辑。3. Clock类Violation门控时钟/分频器/多时钟源/PLL是最常见的问题类型。4. Reset类Violation的修复推荐使用ScanEnable控制兼顾DRC通过和Coverage。5. 可测性问题Feedback Loop/Latch/Tristate/Bidi/Wrapper同样需要重视。6. Clock-as-Data的Capture风险容易被忽略需在timing path上增加控制电路。Violation类型根本原因推荐修复方案门控时钟Clock端不受Scan可控插入ICG CellSE控制穿通时钟分频器分频输出不可控增加MUX Bypass分频路径PLL时钟模拟PLL不可控MUX Bypass或插入OCC异步复位/置位复位端状态不稳定ScanEnable控制推荐/ MUX / Injector反馈环路组合逻辑环路Test Mode下打断环路三态电路高阻态不可观测增加Bus KeeperClock as DataCapture时序违例增加Test Mode控制电路最佳实践建议在RTL阶段就开始DRC检查RTL DRC可以最早发现问题修复成本最低。同时修复方案的选择应综合考虑面积开销、时序影响和Test Coverage而非仅仅追求DRC通过。掌握各类DRC Violation的诊断和修复是DFT工程师的核心竞争力。建议读者在实际项目中多积累经验深入理解每种Violation的电路本质才能灵活运用各种修复技巧。