分类Verilog 教程高级篇不经意间看到几年前自己写的 FGPA 设计代码风格勉强说的过去但是逻辑设计方面的安全隐患比比皆是。许多初学者编写 Verilog 代码基本都是按照 C 语言的思维和风格去设计造成了很多不规范的共性问题。本节主要总结一些不规范且危险的 Verilog 设计。主要针对可综合的数字设计testbench 是仿真程序一般情况下要求不是很严格。代码规范要讲述的内容与编码风格是不一样的。编码风格只是建议设计者可以不按照本教程编码风格的建议随心所欲的畅写代码。只要逻辑正确电路安全哪怕写成柳絮满天飞的风格编译器能正常编译正常仿真即可。设计者可以高傲的说写自己的代码让别人猜去吧代码规范是在一定程度上必须要遵从的规则否则可能会对数字电路逻辑的正确性造成一定影响。除非针对某种特殊的设计或个人轻车熟路、把握十足可以稍微的越界 Verilog 代码规范否则在设计中还是建议多注意这些规范。尤其初学者特别容易触犯此类问题。关于赋初值变量声明时不要对变量进行赋初值操作。如果变量声明时设置初始值仿真时变量会有期望的初值但综合后电路的初始值是不确定的。如果信号初值会影响逻辑功能则仿真过程可能会因验证不充分而错过查找出逻辑错误的机会。例如下面描述是不建议的reg [31:0] wdata 32b0 ;赋初值操作应该在复位状态下完成也建议寄存器变量都使用复位端以保证系统上电或紊乱时可以通过复位操作让系统恢复初始状态。建议设计时时钟采用正边沿逻辑复位采用负边沿逻辑。复位设计详见《5.1 复位简介》。复位时语句块中所有的信号都应该赋予初值不要漏掉相关信号。always (posedge clk or negedge rstn) beginif (!rstn) begincnt b0 ; //漏掉 cout 赋初值很危险endelse if (cnt 10) begincnt 4b0 ;cout 1b1 ;endelse begincnt cnt 1b1 ;cout 1b0 ;endend关于 always 语句不到万不得已不要在 2 个 always 块中分别使用同一时钟的上升沿和下降沿逻辑否则会引入相对复杂的时钟质量和时序约束的问题。//建议尽量避免 2 个 always 块 2 个时钟边沿的逻辑always (posedge clk) begina b ;endalways (negedge clk) beginc d ;end禁止在一个 always 块中同时将时钟的双边沿作为触发条件编译、仿真可能会按照设计人员的思想进行但此类电路往往不可综合或综合后电路功能不会符合预期。//禁止一个 always 块中使用双边沿逻辑always (posedge clk or negedge clk) begina b ;end禁止在 2 个 always 块中为同一个变量赋值这是很多初学者容易犯的错误。//此设计是错误的always (posedge clk) begina b ;endalways (negedge clk) begina d ;end一个 always 块中不要存在多个并行或不相关的条件语句使用多个 always 分别描述。当一个 always 语句中存在多个并行或不相关的条件语句时仿真的执行结果或综合的实际电路中不相关的条件语句都是并行执行的。但是仿真过程可能是顺序执行的如果有延迟信息可能会导致不可以预知的错误结果。且该写法可读性较差功能结构划分不明显。//不推荐always (posedge clk) beginif (a b)data_t1 data1 ;if (a b c d)data_t2 data2 ;elsedata_t2 b0 ;end//推荐分开写always (posedge clk) beginif (a b)data_t1 data1 ;endalways (posedge clk) beginif (a b c d)data_t2 data2 ;elsedata_t2 b0end关于时钟与异步设计中尽量使用同步设计。必须要使用异步逻辑时一定要对不同时钟域之间的信号进行同步处理不能直接使用相关信号否则会产生亚稳态电路。同步处理具体实现请参考后面相关章节。尽量不要直接将时钟信号与普通变量信号做逻辑操作或对时钟信号进行电平信号的检测判断。例如下列描述都是不建议的。assign clk_gate clk clken ;assign dout (clk 1b1) ? din : 0 ;always (posedge clk) beginif (clk 1b1)data_t1 data1 ;end不同条件下对时钟进行选择时不能直接使用选择逻辑否则会出现毛刺现象。关于综合一般情况下信号变量不要直接使用乘法 *、除法 /、求余数 % 等操作。这些操作符被综合后结构和时序往往不易控制。应该使用相关优化后的 ip 模块或工艺库中的集成模块。但是 parameter 类型的常量就可以使用此类操作符因为在编译之初编译器就会计算出常量运算的结果不会消耗多余的硬件资源。关于例化例化时连接输入端的信号可以是 reg 型或 wire 型变量连接输出端的信号一定是 wire 型变量。但是端口信号声明时输入信号必须是 wire 型变量输出信号可以是 reg 型或 wire 型变量。多个模块例化时模块名字在前例化名字在后且例化名字不能相同。