tdp_ramtimescale 1ns / 1ps //------------------------------------------------------------------------------ // 模块名称tdp_ram // 功能描述基于 Xilinx 7 系列 BRAM_TDP_MACRO 原语实现的 **真双端口 RAM (True Dual Port RAM)** // 配置参数18Kb BRAM数据位宽 16bit深度 1024地址位宽 10bit // 端口特性两个端口完全独立可同时进行读写操作 //------------------------------------------------------------------------------ module tdp_ram ( // Port A 独立端口 input wire clka, // Port A 时钟输入上升沿有效 input wire ena, // Port A 端口使能信号高电平端口工作 input wire [1:0] wea, // Port A 写使能信号2bit对应16bit位宽高电平执行写操作 input wire [9:0] addra, // Port A 地址信号10bit寻址范围 0~1023 input wire [15:0] dina, // Port A 数据输入信号写入RAM的数据 output wire [15:0] douta, // Port A 数据输出信号从RAM读出的数据 // Port B 独立端口 input wire clkb, // Port B 时钟输入上升沿有效 input wire enb, // Port B 端口使能信号高电平端口工作 input wire [1:0] web, // Port B 写使能信号2bit对应16bit位宽高电平执行写操作 input wire [9:0] addrb, // Port B 地址信号10bit寻址范围 0~1023 input wire [15:0] dinb, // Port B 数据输入信号写入RAM的数据 output wire [15:0] doutb // Port B 数据输出信号从RAM读出的数据 ); // 配置说明 // BRAM_SIZE 18Kb 数据位宽合法范围 1 ~ 18 bit // BRAM_SIZE 36Kb 数据位宽合法范围 1 ~ 36 bit // 当前配置16bit 位宽属于 18Kb 支持范围 // Xilinx 官方真双端口BRAM原语例化 // 所有参数保持默认最优配置无逻辑修改 BRAM_TDP_MACRO #( .BRAM_SIZE(18Kb), // 指定使用的BRAM容量18Kb / 36Kb .DEVICE(7SERIES), // 目标器件系列7SERIES 代表 Xilinx 7系列FPGA .DOA_REG(0), // Port A 输出寄存器使能0关闭输出寄存器1开启 .DOB_REG(0), // Port B 输出寄存器使能0关闭输出寄存器1开启 .INIT_A(36h000000001), // Port A 输出端口初始值未使用高位补0 .INIT_B(36h000000004), // Port B 输出端口初始值未使用高位补0 .INIT_FILE (NONE), // 初始化文件NONE表示不加载外部初始化数据 .READ_WIDTH_A(16), // Port A 读数据位宽16bit .READ_WIDTH_B(16), // Port B 读数据位宽16bit .SIM_COLLISION_CHECK(ALL), // 仿真冲突检测ALL表示开启全部冲突检测 .SRVAL_A(36h000000000), // Port A 复位输出值复位时端口输出该值 .SRVAL_B(36h000000000), // Port B 复位输出值复位时端口输出该值 .WRITE_MODE_A(WRITE_FIRST),// Port A 写模式WRITE_FIRST 写时立即更新输出 .WRITE_MODE_B(WRITE_FIRST),// Port B 写模式WRITE_FIRST 写时立即更新输出 .WRITE_WIDTH_A(16), // Port A 写数据位宽16bit必须与读位宽一致 .WRITE_WIDTH_B(16) // Port B 写数据位宽16bit必须与读位宽一致 ) // 原语端口信号与用户逻辑连接完全保持原始连线 BRAM_TDP_MACRO_inst ( .DOA(douta), // Port A 数据输出连接到模块输出douta .DOB(doutb), // Port B 数据输出连接到模块输出doutb .ADDRA(addra), // Port A 地址输入连接到模块地址addra .ADDRB(addrb), // Port B 地址输入连接到模块地址addrb .CLKA(clka), // Port A 时钟输入连接到模块时钟clka .CLKB(clkb), // Port B 时钟输入连接到模块时钟clkb .DIA(dina), // Port A 数据输入连接到模块输入dina .DIB(dinb), // Port B 数据输入连接到模块输入dinb .ENA(ena), // Port A 使能信号连接到模块使能ena .ENB(enb), // Port B 使能信号连接到模块使能enb .REGCEA(1b1), // Port A 输出寄存器时钟使能固定高电平 .REGCEB(1b1), // Port B 输出寄存器时钟使能固定高电平 .RSTA(1b0), // Port A 复位信号固定低电平不使用复位 .RSTB(1b0), // Port B 复位信号固定低电平不使用复位 .WEA(wea), // Port A 写使能信号连接到模块写使能wea .WEB(web) // Port B 写使能信号连接到模块写使能web ); endmoduletdtimescale 1ns / 1ps module tb; // Port A reg clka; reg ena; reg [1:0] wea; reg [9:0] addra; reg [15:0] dina; wire [15:0] douta; // Port B reg clkb; reg enb; reg [1:0] web; reg [9:0] addrb; reg [15:0] dinb; wire [15:0] doutb; // 时钟生成50MHz initial begin clka 0; forever #10 clka ~clka; end initial begin clkb 0; forever #10 clkb ~clkb; end // 例化 DUT tdp_ram u_tdp_ram ( .clka (clka), .ena (ena), .wea (wea), .addra (addra), .dina (dina), .douta (douta), .clkb (clkb), .enb (enb), .web (web), .addrb (addrb), .dinb (dinb), .doutb (doutb) ); // 测试流程 initial begin // 初始化 ena 1b0; wea 2b00; addra 10d0; dina 16d0; enb 1b0; web 2b00; addrb 10d0; dinb 16d0; #100; // // Port A 写 0x1234 到地址 0 // ena 1b1; wea 2b11; addra 10d0; dina 16h1234; #20; // Port A 读回 wea 2b00; #20; $display(Port A 读地址 0 0x%04h (预期 0x1234), douta); #50; // // Port B 写 0x5678 到地址 1 // enb 1b1; web 2b11; addrb 10d1; dinb 16h5678; #20; // Port B 读回 web 2b00; #20; $display(Port B 读地址 1 0x%04h (预期 0x5678), doutb); #50; // // 双端口同时读写 // // A 写地址 2 0x9ABC ena 1b1; wea 2b11; addra 10d2; dina 16h9ABC; // B 写地址 3 0xDEF0 enb 1b1; web 2b11; addrb 10d3; dinb 16hDEF0; #20; // 双端口读回 wea 2b00; web 2b00; #20; $display(Port A 读地址 2 0x%04h (预期 0x9ABC), douta); $display(Port B 读地址 3 0x%04h (预期 0xDEF0), doutb); #100; $display(仿真完成); $stop; end endmodule测试输出Vivado Simulator2020.2Time resolution is1psPort A 读地址00x1234(预期 0x1234)Port B 读地址10x5678(预期 0x5678)Port A 读地址20x9abc(预期 0x9ABC)Port B 读地址30xdef0(预期 0xDEF0)仿真完成