分析综合结果从数字到洞察我们已经学会了用 Yosys 把 RTL 综合成门级网表也知道了如何用脚本批量处理不同工艺角。但综合工具跑完之后我们得到了一堆数字多少门、多少触发器、面积多大……这些数字到底意味着什么设计好不好哪里需要优化分析综合结果就是把这些原始数据变成可执行的决策。这一讲我们就像医生解读体检报告一样来学习如何读懂综合报告、找出问题、指导下一步优化。1. 门数和面积报告stat命令的“体检表”stat是 Yosys 里最常用的统计命令它会告诉你设计里有多少线、多少单元、面积多大。1.1 基本输出解读yosys stat输出示例 counter Number of wires: 45 Number of wire bits: 109 Number of public wires: 13 Number of public wire bits: 37 Number of cells: 32 AND2_X1 6 DFF_X1 8 INV_X1 12 NAND2_X1 4 OR2_X1 2第一组线网统计Number of wires: 45→ 内部有 45 条不同的信号线包括端口和内部连线。Number of wire bits: 109→ 所有信号线的总位宽。比如一个 8 位总线就算 8 个 wire bits。这里平均每条线宽约 2.4 位说明既有单比特控制信号也有少量多比特数据通路。public wires是模块端口和外部可见的信号对层次化设计和测试很重要。第二组单元统计Number of cells: 32→ 总共用了 32 个标准单元。单元类型分布8 个触发器DFF_X1→ 顺序逻辑占比 25%8/3224 个组合门 → 其中反相器占了一半12个其它是 AND、NAND、OR解读反相器比例偏高37.5%对于控制逻辑来说可能正常但如果出现在数据通路上可能暗示逻辑表达不够优化。顺序逻辑比例 25% 属于中等水平典型数据通路可能在 10-20%状态机可能更高。1.2 带面积信息的统计当你加载了 Liberty 文件后stat -liberty还会报告面积yosys stat -liberty Chip area for module counter: 89.456这里的面积单位是 Liberty 文件中定义的单位通常是 μm² 或“库单位”。有了面积你就可以比较不同优化策略的成本。1.3 比较不同优化策略# 面积优先 abc -liberty cells.lib -fast stat -liberty # 面积 89.456 # 时序优先目标周期 1.5ns abc -liberty cells.lib -D 1500 stat -liberty # 面积 127.832结论为了把时钟从 2ns 提升到 1.5ns面积增加了 43%。这量化了速度与面积的权衡——你可以决定是否值得。1.4 警惕“红旗”反相器比例 50%可能意味着综合没有有效利用更复杂的门或者 RTL 里有大量取反操作可以优化。顺序逻辑比例 5%如果你设计的是时序电路却几乎没有触发器可能是综合把时序逻辑误推断成了组合逻辑检查 latch 警告。缓冲器过多大量 BUF 单元可能暗示扇出过大或负载过重需要调整驱动强度或插入更合理的缓冲树。2. 关键路径识别找到拖慢时钟的“罪魁祸首”关键路径是设计中延迟最长的路径它直接决定了最大时钟频率。我们需要知道它在哪里、由什么组成、怎么优化。2.1 Yosys 中的时序信息Yosys 本身不是专业的 STA 工具但 ABC 在映射时会报告延迟信息。你可以在abc命令中加上目标延迟它就会告诉你是否满足abc -liberty cells.lib -D 2000 # 目标 2000ps输出示例Target delay: 2000ps Actual achieved: 1850ps Slack: 150ps (positive timing met)局限性Yosys 只能给你全局是否满足不能像专业 STA 工具那样列出每条路径的详细延迟。所以 Yosys 适合快速检查真正的时序签核要用 OpenSTA 或 PrimeTime。2.2 手动寻找长路径虽然没有详细的路径报告但我们可以通过网表结构和常见模式推测关键路径算术运算加法器、乘法器尤其是行波进位加法器ripple-carry进位链长。多路选择器树宽多路选择器如 64:1会产生多级逻辑。复杂布尔逻辑深逻辑锥logic cone和高扇入门。大扇出一个信号驱动很多负载需要很强的驱动或长线延迟。例如看到统计里有 8 个 ADDF_X1全加器很可能关键路径就在这个 8 位加法器的进位链上。优化方向改用超前进位加法器如果库支持或流水线化。2.3 使用可视化辅助show你可以用眼睛扫视逻辑深度大的区域。虽然不精确但能给你直觉。3. 网表可视化show命令的“电路图”show命令把综合后的网表变成图形让你直观地看到结构。3.1 基本使用yosys show这会调用图形查看器xdot 或浏览器显示模块内所有单元和连线。输出格式控制# 生成 SVG 文件在浏览器中查看 yosys show -format svg -prefix design # 带上位宽信息总线显示为粗线 yosys show -width # 只显示特定模块 yosys show counter3.2 可视化能帮你发现什么意外的大量扇出一个门驱动几十个负载 → 可能需要缓冲器。组合环路信号形成循环且没有寄存器 → 错误冗长的门链一条路径上有十几个门 → 可能是关键路径。冗余逻辑比如一连串反相器对消 → 优化不够。3.3 调试案例案例意外的锁存器你看到图形中有一个反馈环路但没有时钟信号 → 这是组合反馈推断出了锁存器。修复 RTL 中不完整的组合逻辑。案例过多的缓冲器你看到某个信号经过了很多 BUF 单元才到达负载 → 说明该信号扇出很大ABC 自动插入了缓冲器。可以接受但如果太多可能需要优化 RTL 减少扇出。4. 理解综合后的网表从_1_到真实结构综合生成的 Verilog 网表通常包含很多自动命名的内部信号如_0_、_1_。初看很乱但熟悉模式后就能读懂。4.1 网表结构module counter ( input clk, input rst, output [7:0] count ); wire _0_; wire [7:0] _2_; // ... DFF_X1 _4_ ( .D(_0_), .CK(clk), .Q(count[0]) ); INV_X1 _5_ ( .A(count[0]), .Y(_1_) ); // ... endmodule内部信号名通常是_数字_与 RTL 中的原始名无关。单元实例名也是自动生成的_4_、_5_。4.2 如何保留信号名如果你需要在网表中看到有意义的信号名比如调试可以在 RTL 中使用(* keep *)属性(* keep *) wire [7:0] sum;Yosys 会尽量保留这个信号名不被优化掉。4.3 常见网表模式模式 1计数器DFF → Adder → Mux → DFF ↑ ↓ └────────────┘数据从寄存器输出经过加法器再通过一个使能选择器回到寄存器。模式 2状态机DFF (状态) → 译码逻辑 → 下一状态逻辑 → Mux → DFF ↓ 输出逻辑模式 3数据通路DFF(A) ──┐ ├→ ALU → Mux → DFF(结果) DFF(B) ──┘ ↑ │ 控制信号识别这些模式能帮你快速定位设计中的功能模块。4.4 手动追踪路径假设你想追踪enable信号如何影响计数找到enable输入端口连接的单元。看它驱动了哪个门可能是 AND 或 MUX。再追踪那个门的输出直到它到达某个触发器或输出。重复直到形成一条完整路径。这样你就能理解数据流向找到可能的时序瓶颈。5. 跨工艺角比较结果SS、TT、FF 的差异我们在前面讲过不同工艺角下综合工具会选择不同的单元驱动强度、逻辑结构。比较这些结果能告诉你设计的鲁棒性和优化空间。5.1 如何比较假设你分别合成了三个角$ yosys-ssynthesis_ss.yssynth_ss.log $ yosys-ssynthesis_tt.yssynth_tt.log $ yosys-ssynthesis_ff.yssynth_ff.log然后提取面积和单元统计$grepChip areasynth_ss.log $grepNumber of cells:synth_ss.log得到表格工艺角面积 (μm²)单元总数DFF_X1INV_X1INV_X2INV_X4SS145.6388842TT124.33581020FF118.73481200解读SS 角面积比 TT 大 17%因为需要用更大驱动强度的单元INV_X2、INV_X4来补偿慢晶体管。FF 角面积比 TT 小 4.5%因为可以用更小的单元INV_X1就能达到时序。触发器数量不变寄存器个数固定。单元总数略有变化但更重要的是平均单元面积在 SS 角更大。5.2 时序余量比较ABC 报告的延迟工艺角目标周期 (ps)实际延迟 (ps)余量 (ps)SS20001850150TT18001620180FF16001380220所有角都满足时序正余量。SS 角余量最小7.5%如果后端布局布线会引入额外延迟可能需要收紧约束。FF 角余量最大13.8%但要注意保持时间hold——FF 角信号最快容易产生保持违规需要用 STA 工具详细检查。5.3 可视化对比用show为每个角生成图片放在一起对比结构拓扑应该相同同样的模块连接方式。不同之处在于每个门的具体类型X1 vs X2 等。可以用diff比较网表文件看哪些实例被换成了大驱动。6. 实践分析工作流一个完整的例子假设你设计了一个 8 位 ALU需要评估综合结果。6.1 合成所有角makesynth_all# 运行三个角的合成脚本6.2 收集统计信息编写一个简单的分析脚本analyze.ysforeach corner {ss tt ff} { design -reset read_verilog output/${corner}/alu_mapped.v stat -liberty tee -o reports/stats_${corner}.txt stat show -prefix reports/alu_${corner} -format svg }运行yosys-sanalyze.ys6.3 解读结果工艺角面积单元数顺序单元组合单元备注SS234.5671651面积最大TT198.3621646基准FF189.7601644面积最小顺序单元数固定为 16符合预期。SS 角面积比 TT 大 18%比 FF 大 24% —— 说明 SS 角对时序要求很敏感可能约束过紧。6.4 优化决策如果 SS 角面积过大可以尝试放松时序约束比如从 2.0ns 放宽到 2.2ns。重新综合观察面积变化。# 在 SS 角脚本中 set CLK_PERIOD 2.2 abc -liberty cells_ss.lib -D [expr {int($CLK_PERIOD * 1000)}]重新统计新面积210.4比原来减少 10%仍然满足 2.2ns 时序。这个折中可能是可接受的。6.5 文档记录最终决策SS 角2.2ns 周期面积 210.4 μm²TT 角2.0ns 周期面积 198.3 μm²FF 角1.8ns 周期面积 189.7 μm²面积变化范围约 11%合理。7. 总结把数字变成决策分析综合结果不是走过场而是设计迭代中把数据转化为洞察的关键步骤。stat告诉你设计有多大、用了多少门、面积多少。学会从中读出“正常”与“异常”。关键路径虽然 Yosys 只提供粗略估计但你可以通过网表结构和单元类型推断可能的瓶颈。可视化让你用眼睛发现问题长链、大扇出、组合环路。网表阅读让你能追踪信号理解综合后的结构。跨角比较帮你验证设计是否在所有制造偏差下都稳健并量化时序与面积的权衡。作为验证工程师你现在已经掌握了分析综合结果的能力。下一步我们将把这些网表交给专业的 STA 工具OpenSTA进行精确的时序签核。但在此之前你已经能判断综合结果是否合理、是否需要调整约束或 RTL。记住工具生成数字而你赋予它们意义。