1. 智能售货系统与FPGA的完美结合自动售货机已经渗透到我们生活的各个角落从地铁站到写字楼随处可见它们的身影。但你是否想过这些看似简单的机器背后隐藏着怎样的技术奥秘作为一名在FPGA领域摸爬滚打多年的工程师我发现用FPGA实现售货机控制系统不仅性能可靠还能灵活应对各种复杂的商业场景。FPGA现场可编程门阵列因其并行处理能力和可重构特性特别适合处理售货机这类需要实时响应的控制任务。与传统的MCU方案相比FPGA能够同时处理货币识别、找零计算和出货控制等多个任务完全不会出现卡顿的情况。我曾经参与过一个地铁站自动售货机的项目采用FPGA方案后交易响应时间从原来的200ms缩短到了50ms以内效果立竿见影。在FPGA设计中三段式状态机是最常用的设计模式之一。它把状态转移逻辑、状态寄存器和输出逻辑清晰地分开就像把一台复杂机器的齿轮、传动杆和输出轴分别安置在不同的位置既方便调试又易于维护。我刚开始接触状态机时也犯过不少错误比如把组合逻辑和时序逻辑混在一起导致系统出现毛刺。后来采用三段式结构后这些问题都迎刃而解了。2. 三段式状态机设计精要2.1 状态机的基本架构三段式状态机顾名思义就是将状态机的实现分为三个明确的段落。第一段负责状态寄存器的更新第二段处理状态转移条件第三段产生输出信号。这种结构清晰明了就像把做菜的步骤分为备料、烹饪和装盘三个阶段一样每个阶段专注做好自己的事情。在实际项目中我习惯先用状态转移图把整个流程画出来。以售货机为例通常会有待机、投币累计、找零计算和出货等几个主要状态。画图的过程能帮助我发现一些逻辑漏洞比如忘记处理连续投币的情况。有一次就因为漏画了一个状态转移箭头导致测试时机器收了钱却不出货差点被同事笑话。2.2 状态编码的艺术状态编码看似简单实则暗藏玄机。常见的编码方式有二进制编码、格雷码和独热码(one-hot)等。在售货机这种状态数量不多通常少于10个的应用中我推荐使用独热码。虽然它会多用一些触发器但能简化组合逻辑减少毛刺风险。我曾经对比过几种编码方式在Xilinx Artix-7 FPGA上实测发现独热码版本的最高时钟频率比二进制编码高了约15%。parameter IDLE 4b0001; parameter GOT_0_5 4b0010; parameter GOT_1_0 4b0100; parameter DELIVER 4b1000;2.3 输出逻辑的设计技巧第三段输出逻辑的设计直接影响用户体验。根据我的经验出货信号应该保持足够长的时间通常1-2秒确保机械装置能可靠动作。但也不能太长否则会影响下一次交易。我曾经遇到过出货信号太短导致卡货的情况后来通过添加一个计时器状态完美解决了这个问题。对于找零输出建议采用寄存器输出而非组合逻辑。这样可以避免在状态切换时产生毛刺。在Verilog代码中我通常会像下面这样处理always (posedge clk or negedge rst) begin if(!rst) begin change 2b00; goods_out 1b0; end else begin case(next_state) DELIVER_0_5: change 2b01; DELIVER_1_0: change 2b10; default: change 2b00; endcase goods_out (next_state DELIVER); end end3. 货币识别模块的实战设计3.1 投币信号的边沿检测实际售货机的投币信号往往是不规则的脉冲我们需要先进行边沿检测和同步化处理。这里有个坑我踩过直接使用异步输入信号会导致亚稳态问题。正确的做法是先用两级触发器同步再用边沿检测电路生成单周期脉冲。// 同步化电路 reg d1_sync1, d1_sync2; always (posedge clk or negedge rst) begin if(!rst) begin d1_sync1 1b0; d1_sync2 1b0; end else begin d1_sync1 d1; d1_sync2 d1_sync1; end end // 上升沿检测 wire d1_rise d1_sync1 ~d1_sync2;3.2 金额累计的状态转移累计金额是售货机最核心的逻辑之一。在状态机设计中我习惯把每个投币金额对应到一个独立的状态。比如收到0.5元就跳转到S1状态再收到1元就跳转到S2状态以此类推。这种设计直观且易于调试。在最近的一个项目中客户要求支持多种货币组合0.5元、1元、5元、10元。我通过扩展状态机的方式实现了这个需求关键代码如下always (*) begin case(curr_state) IDLE: begin if(d_0_5) next_state S0_5; else if(d_1) next_state S1; else if(d_5) next_state S5; else next_state IDLE; end S0_5: begin if(d_0_5) next_state S1; else if(d_1) next_state S1_5; else if(d_5) next_state S5_5; else next_state S0_5; end // 其他状态转移... endcase end4. 出货与找零控制策略4.1 出货时机的精确控制出货时机的把握直接影响用户体验。在我的实现中当累计金额达到或超过商品价格时状态机会自动跳转到出货状态。这里有个细节需要注意出货信号应该保持足够长的时间通常1-2个时钟周期确保机械装置能够可靠动作。对于高端售货机我还会添加出货检测反馈。如果出货传感器在一定时间内没有触发就进入错误处理状态。这个机制帮我解决了很多现场故障parameter DELIVER_WAIT 4b1000; reg [15:0] deliver_timer; always (posedge clk or negedge rst) begin if(!rst) begin deliver_timer 16d0; end else if(state DELIVER) begin deliver_timer deliver_timer 1; end else begin deliver_timer 16d0; end end wire delivery_timeout (deliver_timer 16d10000); // 约10ms 1MHz4.2 找零逻辑的优雅实现找零逻辑是售货机设计的另一个难点。我的经验是单独设置一个找零状态机与主状态机协同工作。当需要找零时主状态机触发找零状态机后者负责控制找零电机和硬币计数。对于支持多种找零硬币的机器如0.5元和1元我采用优先级编码策略尽可能先用大额硬币找零。这个算法虽然简单但在实际应用中表现非常可靠// 找零计算示例 reg [3:0] change_count; always (posedge clk or negedge rst) begin if(!rst) begin change_count 4d0; end else if(state CALC_CHANGE) begin if(change_amount 100) begin // 1元 change_count change_amount / 100; change_amount change_amount % 100; end else if(change_amount 50) begin // 0.5元 change_count change_amount / 50; change_amount change_amount % 50; end end end5. 完整代码解析与仿真技巧5.1 售货机核心代码剖析让我们来看一个完整的1.5元饮料售货机实现。这个版本支持0.5元、1元和2元三种硬币是我在实际项目中使用过的简化版本module vending_machine( input clk, input rst_n, input d_0_5, // 0.5元脉冲 input d_1, // 1元脉冲 input d_2, // 2元脉冲 output reg deliver, // 出货信号 output reg [1:0] change // 找零数量 ); // 状态定义 parameter IDLE 3d0; parameter S0_5 3d1; parameter S1 3d2; parameter S1_5 3d3; parameter S2 3d4; parameter S2_5 3d5; parameter DELIVER 3d6; reg [2:0] state, next_state; // 第一段状态寄存器 always (posedge clk or negedge rst_n) begin if(!rst_n) state IDLE; else state next_state; end // 第二段状态转移 always (*) begin case(state) IDLE: begin if(d_0_5) next_state S0_5; else if(d_1) next_state S1; else if(d_2) next_state S2; else next_state IDLE; end S0_5: begin if(d_0_5) next_state S1; else if(d_1) next_state S1_5; else if(d_2) next_state DELIVER; else next_state S0_5; end // 其他状态转移... DELIVER: next_state IDLE; default: next_state IDLE; endcase end // 第三段输出逻辑 always (posedge clk or negedge rst_n) begin if(!rst_n) begin deliver 1b0; change 2b00; end else begin deliver (next_state DELIVER); case(next_state) DELIVER: begin if(state S2) change 2b01; // 找0.5元 else if(state S2_5) change 2b10; // 找1元 else change 2b00; end default: change 2b00; endcase end end endmodule5.2 仿真测试的关键要点仿真测试是确保设计可靠性的关键环节。我总结了一套高效的测试方法首先测试正常流程然后逐步加入异常情况。下面是一个典型的测试场景initial begin // 初始化 clk 0; rst_n 0; d_0_5 0; d_1 0; d_2 0; #20 rst_n 1; // 测试1: 投入0.51元 (posedge clk); d_0_5 1; (posedge clk); d_0_5 0; #10; (posedge clk); d_1 1; (posedge clk); d_1 0; #50; // 测试2: 直接投入2元 (posedge clk); d_2 1; (posedge clk); d_2 0; #50; // 测试异常: 连续快速投币 (posedge clk); d_1 1; (posedge clk); d_1 0; d_0_5 1; (posedge clk); d_0_5 0; #100; $finish; end在仿真波形分析时我特别关注几个关键点状态转移是否准确、输出信号是否同步、找零计算是否正确。建议使用ModelSim或Vivado Simulator的波形标记功能把重要时刻标注出来这样排查问题时能事半功倍。