FPGA状态机实战用Verilog实现自动售卖机附三段式完整代码在数字电路设计中状态机是最核心的设计思想之一。它能够将复杂的控制逻辑分解为有限的状态和状态之间的转换使得设计更加清晰、可维护。自动售卖机作为一个经典的控制系统案例非常适合用来展示状态机的设计思路和实现方法。本文将从一个实际项目开发的角度详细介绍如何使用Verilog语言实现一个自动售卖机的控制逻辑。我们会重点讲解三段式状态机的设计方法并提供完整的代码实现。无论你是FPGA初学者还是需要巩固状态机实践的工程师这篇文章都能为你提供实用的参考。1. 状态机基础与自动售卖机需求分析1.1 Moore与Mealy状态机对比在数字电路设计中状态机主要分为两种类型Moore型状态机输出仅与当前状态有关Mealy型状态机输出与当前状态和输入信号都有关两者的主要区别可以通过下表对比特性Moore型Mealy型输出依赖仅当前状态当前状态输入响应速度较慢需完整时钟周期较快输入变化立即响应状态数量通常较多通常较少设计复杂度相对简单相对复杂对于自动售卖机这种需要快速响应用户输入的系统Mealy型状态机通常是更好的选择。1.2 自动售卖机需求规格我们的自动售卖机设计需要满足以下需求饮料单价固定为2元接受0.5元和1元两种硬币需要处理找零逻辑每次只能处理一枚硬币的投入出货和找零完成后才能进入下一轮售卖根据这些需求我们可以定义系统的输入输出信号input clk; // 时钟信号 input rstn; // 复位信号低电平有效 input [1:0] coin; // 硬币输入01表示0.5元10表示1元 output [1:0] change; // 找零输出01表示找0.5元 output sell; // 出货信号2. 状态转移图设计与三段式状态机原理2.1 状态转移图设计在开始编写代码前我们需要先设计状态转移图。对于这个自动售卖机可以定义以下状态IDLE初始状态等待投币GET05已投入0.5元GET10已投入1元GET15已投入1.5元状态转移条件由输入的硬币决定。例如在IDLE状态下投入0.5元会转移到GET05状态投入1元会转移到GET10状态。2.2 三段式状态机结构三段式状态机是Verilog中最推荐的状态机写法它将状态机的实现分为三个部分状态寄存器时序逻辑负责状态转换次态逻辑组合逻辑决定下一个状态输出逻辑时序逻辑产生输出信号这种结构的优势在于清晰分离了时序和组合逻辑易于维护和调试避免了组合逻辑产生的毛刺3. Verilog实现详解3.1 模块定义与状态编码首先定义模块和状态编码module vending_machine ( input clk, input rstn, input [1:0] coin, output [1:0] change, output sell ); // 状态编码 parameter IDLE 3d0; parameter GET05 3d1; parameter GET10 3d2; parameter GET15 3d3; // 内部信号 reg [2:0] st_cur, st_next; // 当前状态和下一状态 reg [1:0] change_r; reg sell_r;3.2 第一段状态寄存器这部分是纯时序逻辑使用非阻塞赋值// 第一段状态寄存器 always (posedge clk or negedge rstn) begin if (!rstn) begin st_cur IDLE; end else begin st_cur st_next; end end3.3 第二段次态逻辑这部分是组合逻辑使用阻塞赋值和case语句// 第二段次态逻辑 always (*) begin st_next st_cur; // 默认保持当前状态 case (st_cur) IDLE: case (coin) 2b01: st_next GET05; 2b10: st_next GET10; default: st_next IDLE; endcase GET05: case (coin) 2b01: st_next GET10; 2b10: st_next GET15; default: st_next GET05; endcase GET10: case (coin) 2b01: st_next GET15; 2b10: st_next IDLE; default: st_next GET10; endcase GET15: if (coin 2b01 || coin 2b10) st_next IDLE; else st_next GET15; default: st_next IDLE; endcase end3.4 第三段输出逻辑这部分也是时序逻辑根据当前状态和输入决定输出// 第三段输出逻辑 always (posedge clk or negedge rstn) begin if (!rstn) begin change_r 2b00; sell_r 1b0; end else begin case (st_cur) IDLE: begin change_r 2b00; sell_r 1b0; end GET05: begin change_r 2b00; sell_r 1b0; end GET10: if (coin 2b10) begin change_r 2b00; sell_r 1b1; end else begin change_r 2b00; sell_r 1b0; end GET15: if (coin 2b01) begin change_r 2b00; sell_r 1b1; end else if (coin 2b10) begin change_r 2b01; sell_r 1b1; end else begin change_r 2b00; sell_r 1b0; end default: begin change_r 2b00; sell_r 1b0; end endcase end end assign change change_r; assign sell sell_r; endmodule4. 测试验证与设计优化4.1 Testbench设计为了验证我们的设计需要编写测试平台模拟各种投币场景timescale 1ns/1ps module tb_vending_machine; reg clk; reg rstn; reg [1:0] coin; wire [1:0] change; wire sell; // 时钟生成 always #5 clk ~clk; // 实例化被测模块 vending_machine uut ( .clk(clk), .rstn(rstn), .coin(coin), .change(change), .sell(sell) ); initial begin // 初始化 clk 0; rstn 0; coin 0; // 复位 #10 rstn 1; // 测试场景10.5 - 0.5 - 0.5 - 0.5 #10 coin 2b01; #10 coin 2b00; #10 coin 2b01; #10 coin 2b00; #10 coin 2b01; #10 coin 2b00; #10 coin 2b01; #10 coin 2b00; // 测试场景21 - 0.5 - 1 (需要找零) #10 coin 2b10; #10 coin 2b00; #10 coin 2b01; #10 coin 2b00; #10 coin 2b10; #10 coin 2b00; // 测试场景30.5 - 1 - 0.5 #10 coin 2b01; #10 coin 2b00; #10 coin 2b10; #10 coin 2b00; #10 coin 2b01; #10 coin 2b00; // 结束仿真 #100 $finish; end endmodule4.2 常见问题与优化建议在实际项目中状态机设计可能会遇到以下问题状态编码选择二进制编码节省触发器但状态译码复杂独热码每个状态用一位表示译码简单但占用资源多格雷码状态转换时只有一位变化减少毛刺输出毛刺处理尽量使用时序逻辑产生输出对异步输入进行同步处理添加输出使能信号控制输出时机状态机规模控制当状态过多时考虑分级状态机使用参数化设计方便状态扩展添加默认状态处理意外情况提示在实际工程中建议为状态机添加超时处理逻辑防止系统因意外输入而进入死锁状态。