MOS管事实上一生一芯并不要求完全从物理上去理解mos管的工作原理只需要知道mos管是如何应用的就可以了暂时可以简单把mos管理解为一个有栅极Gate控制的开关电路。nmos对于nmos其简化图如下图所示可以简单理解为G极电平为高1mos管道通G极电平为低0mos管关断。pmos对于pmos其简化图如下图所示功能与nmos相反可以简单理解为G极电平为高1mos管关断G极电平为低0mos管导通。修正对于mos不能简单将其理解为一个“开关”事实上是有条件的“开关”nmos是一个只能将漏极拉低的“开关”pmos是一个只能将漏极拉高的“开关”。门电路可以通过mos来构成各种基础门电路。正确的设计方法可以查看link下面内容为本人学习的路径有错误之处本人将其作为学习记录仅供参考。非门由mos构成最简单的门电路就是非门也称反相器输入与输出信号相反具体电路如下图所示。与非门除了与门我们还可以通过mos来搭建一个与非门从真值表进行分析ABS001011101110因为mos只有“导通”和“关断”两种状态类似于开关所以我们可以从“串联并联”的角度来思考对于地低电平0其与输出S是串联关系必须全部导通才能为使输出S为0对于高电平1其与输出是并联关系只要有一个导通就可以使输出S为1。根据上述分析我们可以发现对于低电平0与输出S应该是由两个串联的nmos来连接而对于高电平1与输出S之间应该是由两个并联的pmos来连接具体电路如下图所示纠错事实上从非门的结构我们可以知道输出为1时意味着输出被拉高也就是通过pmos将输出拉高同时输入恰好为0也就是pmos导通输出为0时一位这输出被拉低也就是通过nmos将输出拉低输入恰好为1也就是nmos导通。我们可以看出对于输出为1时我们要关注输入为0的情况因为这意味着pmos导通将输出拉高输出为0时我们要关注输入为1的情况因为这意味nmos导通将输出拉低一旦真值表不符合这种条件也就是说如果输入只有1并且输出为1时不可能通过这种“串并联”思想来设计电路。总而言之由于cmos的特性如果想通过这种“串并联“”思想来设计的电路其必定是带“非”的电路。与门与门就是一个不能使用“串并联”思想设计的例子如果使用该方法从真值表入手ABS000010100111我们会发现当输出为1时其必定要通过pmos拉高但是两个输入都为1这是pmos一定是关断的所以这一定是不可能实现的。但是上面已经完成了非门、与非门的设计要完成与门的逻辑功能可以直接将与非门的输出连接到非门的输入这样整体的逻辑就变成了一个与门如下图所示事实上对于基础的不带“非”的电路我们一般通过设计其“非”电路然后通过将输出接入非门来得到此设计思想一般也是最简的设计想法。或非门下图电路其是一个二输入且只有四个mos构成的电路则我们可以初步下判断其是一个带“非”的电路。注在标准CMOS静态门电路中对于带“非”的电路mos管的个数n与输入变量的个数m关系一般为n 2 * m观察电路输出Y与Vcc之间通过两个串联的pmos连接输出Y与地之间通过并联的两个nmos连接所以可以得出只有当A0B0时输出Y1其他情况输出Y0也就是这是一个或非门其真值表如下ABY001010100110或门上面已经得到或非门在其输出加一个反相器就是或门其mos电路如下图三输入与非门三输入与非门的表达式为Y ~ABC有两种实现方式。一种是A与B通过一个与门得到AB然后再与C通过一个与非门得到Y ~ABC思路如下图画出其mos管实现电路在图中可以看出一共使用了5个nmos和5哥pmos总计10个mos管才搭建成功电路。另一种方法就是用真值表推导电路结构根据前面结论标准CMOS静态门电路中对于带“非”的电路mos管的个数n与输入变量的个数m关系一般为n 2 * m我们可以从真值表出发ABCY00010011010101111001101111011110从真值表可以看出只有输入全为1的时候输出Y0其他情况下输出Y0所以可以轻松的得到输出Y与高电平1之间通过三个pmos并联连接输出Y与低电平0之间通过三个nmos串联连接具体电路图如下所示如图所示该方法只使用了3个nmos和3个pmos总计6个mos管就实现的三输入与非门。对比两种实现方法我们能够得出对比使用基础单元门电路实现逻辑功能单独用mos来实现逻辑功能显然能减少mos管的个数异或门对于异或门其逻辑表达式为Y ~A B A ~B 如果就从该表达式出发需要两个非门、两个与门、一个或门总计2 * 2 2 * 6 6 22个mos完成。考虑到仅需四个mos就可以构成与非门所有将表达式转化为与非的形式Y ~ ~ ~A B ~A ~B 由表达式可以看出其需要两个非门、三个与非门总计2 * 2 3 * 4 16个mos完成。其具体电路图如下这是本人能想到的使用最少门电路的方式但是这绝不是最少的。这篇文章link详细解释了如何理解CMOS电路并且该如何从逻辑表达式推导mos电路值得学习但是实际上的异或门的全定制电路如下图所示本人尚未知晓设计方法还有待学习。本人通过真值表分析认为其设计思路如下ABY000011101110在A 0 时输出Y B在A 1时输出Y ~B从这我们可以看出Y的输出变成了两种情况的叠加所以我们设计两条电路来完成Y输出的逻辑。同时我们还需要明白一点就是Y的输出不能被这两种情况互相干扰。也就是说关于Y输出的两条电路一个时刻只能有一条输出通路于是就设计出了上面的电路。根据这个设计思想我还将与门又重新设计了如下图所示该设计方案使用了5个mos比进关注上拉网络和下拉网络的设计方法多使用一个具体缘由本人尚未思考有待解决。同或门对于同或门其逻辑表达式为Y ~ A ~ B| A B按照cmos设计的互补原理考虑下拉网络对表达式进行变换 Y ~ ~ A B| A ~ B所以下拉网络为 ~ A 与 B 串联A与 ~ B串联然后二者并联。同理上拉网络就是下拉网络的互补电路即~ A与B并联A与 ~ B并联然后二者串联得到电路如下图总计花费12个mos管。参考之前异或门的全定制电路从真值表出发ABY001010100111我们可以认为在A0时输出是~B在A1时输出是B于是我们可以得到下图电路该方案只使用了6个mos管大大减少了mos管的使用。门电路搭建组合逻辑电路在搭建完成基本的门电路以后我们就可以考虑使用门电路来实现基本的组合逻辑电路了。2-4译码器对于2-4译码器其真值表如下A1A0Y3Y2Y1Y0000001010010100100111000一般译码器还有一个使能端决定是否输出于是得到以下电路图3-8译码器将上面完成的2-4译码器封装如下图然后通过例化2-4译码器得到3-8译码器如下图七段数码管译码器要求输入对应0-9时, 七段数码管显示对应的数字; 对于其他输入, 七段数码管只显示小数点。通过两个3-8译码器搭建程一个4-16译码器然后根据真值表画出电路如下图。