芯片近些年来一直是风口几乎所有有实力的上市公司都要蹭下这个热度自研芯片。这也诞生了很多工作岗位相对于硬件工程师软件开发工程师能做的事情有限但是也是非常重要的而且跟着风口喝口汤也是可以的。整体来说需求、架构、验证是需要软件参与的本文结合自己的部分经验从最基本的芯片设计流程进行介绍其中会涉及一些可能你经常听到的卡脖子技术。芯片设计的四个步骤如上图我们只关注需求和设计制造和封装不是我们软件工程师能左右的。1. 市场需求要做一个芯片首先得有需求也就是应用场景有市场去买单。当前科技时代电子技术在各方面都有应用可以说有电路板的地方就有芯片需求。例如手机、电脑、智能家具我们的衣食住行用等方方面面。有了需求就可以根据需求梳理出来我们硬件上需要那些模块功能和性能指标以及软硬件上要用的技术。这些需要软硬件的架构师进行设计最终形成Spec。Spec会确定所有的功能和要求之后才可以进行芯片设计。1.1 关于EDA模拟软件软件在做架构设计的时候有时候需要进行一些验证看软件是否支持可以使用qemu模拟运行的方式看应用能支持不。软硬件在做架构设计的时候可以使用很多IC厂商提供的IP集成工具来模拟SoC就是用纯软件的方式把SoC上的各个IP都添加模拟出来例如VDK(Virtualizer Development Kit)工具。这里说的VDK工具其实就是一种电子设计自动化EDAElectronics Design Automation工具也就是我们俗称的EDA工具。这是我们卡脖子的技术之一很复杂而在芯片设计中非常的重要贯穿设计、验证和制造特别是验证可以大力减少出错成本和缩短研发周期。可谓“没有金刚钻不揽瓷器活”。详细可以参考浅谈EDA验证工具芯片开发到底有多难VDK与qemu的区别就是qemu支持的芯片型号有限自己添加很麻烦要修改qemu的源码。而在VDK图形界面上点一点就可以添加一个IP而且很多IP是不出名的厂商私有的不会广泛支持就需要自己加。所以IP厂商基本会有自己的集成验证工具供客户使用。芯片开发的周期很漫长在最开始需求阶段一些应用上的软件也许就具备开发条件了例如在qemu上进行app应用的开发一些依赖于SoC上IP的应用可以使用VDK做一些数据流的通路开发并不支持具体的业务这样后续拿到真正芯片后就可以省略很多一部分研发任务并且可以提前验证软件技术方案的可行性。如果软件技术方案不可行需要修改SoC硬件也可以及早的修改。因为芯片研发越到后期修改的成本越大如果流片了还需要修改那就快game over了巨额资金打水漂。所以宁愿先投入研发人员去慢慢磨也不愿意在硬件上去试错人可没芯片生产值钱。1.2 关于架构师数字集成电路设计实现流程是个相当漫长的过程拿手机基带芯片为例对于3G, 4G, 5G, 工程师最初见到的是无数页的协议文档。架构师要根据协议来确定协议的哪些部分可以用软件实现哪些部分需要用硬件实现算法工程师要深入研读协议的每一部分并选定实现所用算法芯片设计工程师需要将算法工程师选定的算法描述成RTL;芯片验证工程师需要根据算法工程师选定的算法设计测试向量对RTL 做功能、效能验证数字实现工程师需要根据算法工程师和设计工程师设定的目标PPA 将RTL 揉搓成GDS;芯片生产由于太过复杂完全交由代工厂完成封装亦是对于测试大部分公司都是租借第三方测试基台由自己的测试工程师完成只有少部分土豪公司才会有自己的测试基台。架构师是芯片灵魂的缔造者是食物链的最顶端是牛逼闪闪的存在。2. 芯片设计概述芯片设计分为两部分前端逻辑设计和后端物理设计。这其中很多流程看似高大上但是有IP供应商提供的工具以后其实就是界面上点点的事情。芯片设计中涉及的工具繁多基本都是老外的这需要国内芯片公司的崛起有自己的很多IP后才可以投入到这些工具的研发中去。有一个说法就是老外掌握一项新技术首先就是加密做界面化不提供源码然后商业卖钱。而这个周期要延迟一两年到市场上而中国则直接推给自己的客户客户有能力抄的就抄跑了大家都不太注重商业保密可能技术比较low不用藏着掖着大家都是抄的。。。这就是中国速度。3. 芯片前端设计RTL设计验证静态时序分析覆盖率ASIC逻辑综合3.1 RTL设计首先要确定芯片的工艺如下图RTLregister transfer level) 设计利用硬件描述语言如VHDLVerilogSystem Verilog, 对电路以寄存器之间的传输为基础进行描述。RTL使用代码编写来实现功能模块就是一个个IP。这些IP分为数字IP和模拟IPSOC芯片最终由SOC integration工程师把各个IP集成到一起。上图中我们可以看到一个典型的SoC有那些IP例如CPUDSPUSB外设memory等。对于RTL还需要进行支持BIST自测试设计的时候也需要做可测性设计DFTDesign For Test除了对功能测试还需要对代码进行自动检查通过lint, Spyglass等工具针对电路进行设计规则检查包括代码编写风格DFT命名规则和电路综合相关规则等检查。3.2 验证验证是保证芯片功能正确性和完整性最重要的一环。验证的工作量也是占整个芯片开发周期的50%-70%相应的验证工程师与设计工程师的数量大概在2-3:1。从验证的层次可以分位模块级验证子系统级验证和系统级验证。从验证的途径可以分为模拟simulation仿真和形式验证formality check。这里又出现了芯片验证这里软件开发人员又来活了之前在qemu、VDK上模拟的程序现在可以在RTL上模拟了这里是越来越贴近硬件了。在多平台验证虽然很繁琐就像验证完一个玩具系统然后继续下一个好似没有用但是每一次都是在进步。这里需要注意的一点就是在各个验证平台下的代码复用问题大的模块差异可以通过编译时区分小的差异可以通过运行时读取标志寄存器来在代码里面走不同分支或加载不同的配置文件区分这里需要把握一个度。一点经验多用配置文件例如xml、dts、config文件不用宏直接debug版本适应所有验证平台编译时借助编译工具脚本自动区分。3.3 静态时序分析STA静态时序分析是套用特定的时序模型timing model,针对特定电路分析其是否违反designer给定的时序限制timing constraint。目前主流的STA工具是synopsys的Prime Time。静态时序分析的作用确定芯片最高工作频率通过时序分析可以控制工程的综合、映射、布局布线等环节减少延迟从而尽可能提高工作频率。检查时序约束是否满足可以通过时序分析来查看目标模块是否满足约束如不满足可以定位到不满足约束的部分并给出具体原因进一步修改程序直至满足要求。分析时钟质量时钟存在抖动、偏移、占空比失真等不可避免的缺陷。通过时序分析可以验证其对目标模块的影响。3.4 覆盖率覆盖率作为一种判断验证充分性的手段已成为验证工作的主导。从目标上可以把覆盖率分为两类代码覆盖率 作用检查代码是否冗余设计要点是否遍历完全。检查对象RTL代码 功能覆盖率 作用检查功能是否遍历 检查对象自定义的container 在设计完成时要进行代码覆盖率充分性的sign-off, 对于覆盖率未达到100%的情况要给出合理的解释保证不影响芯片的工能。3.5 ASIC综合逻辑综合的结果就是把设计实现的RTL代码翻译成门级网表netlist的过程。在做综合时要设定约束条件如电路面积、时序要求等目标参数。工具synopsys的Design compiler, 综合后把网表交给后端。至此我们前端的工作就结束啦4. 后端设计1 逻辑综合2 形式验证3 物理实现4 时钟树综合CTS5 寄生参数提取6 版图物理验证4.1 逻辑综合同3.5中前端的逻辑综合4.2 形式验证1验证芯片功能的一致性2不验证电路本身的正确性3每次电路改变后都需验证形式验证的意义在于保障芯片设计的一致性一般在逻辑综合布局布线完成后必须做。工具synopsys Formality4.3 物理实现物理实现可以分为三个部分布局规划 floor plan布局 place布线 route物理实现可以分为三个部分布局规划 floor plan布局 place布线 route布图规划floor plan布图规划是整个后端流程中作重要的一步但也是弹性最大的一步。因为没有标准的最佳方案但又有很多细节需要考量。布局布线的目标优化芯片的面积时序收敛稳定方便走线。工具IC compilerEncounter布图规划完成效果图布局布局即摆放标准单元I/O pad宏单元来实现个电路逻辑。布局目标利用率越高越好总线长越短越好时序越快越好。但利用率越高布线就越困难总线长越长时序就越慢。因此要做到以上三个参数的最佳平衡。布局完成效果图布线布线是指在满足工艺规则和布线层数限制、线宽、线间距限制和各线网可靠绝缘的电性能约束条件下根据电路的连接关系将各单元和I/O pad用互连线连接起来。4.4 时钟树综合——CTSClock Tree Synthesis时钟树综合简单点说就是时钟的布线。由于时钟信号在数字芯片的全局指挥作用它的分布应该是对称式的连到各个寄存器单元从而使时钟从同一个时钟源到达各个寄存器时时钟延迟差异最小。这也是为什么时钟信号需要单独布线的原因。4.5 寄生参数提取由于导线本身存在的电阻相邻导线之间的互感,耦合电容在芯片内部会产生信号噪声串扰和反射。这些效应会产生信号完整性问题导致信号电压波动和变化如果严重就会导致信号失真错误。提取寄生参数进行再次的分析验证分析信号完整性问题是非常重要的。工具Synopsys的Star-RCXT4.6版图物理验证这一环节是对完成布线的物理版图进行功能和时序上的验证大概包含以下方面LVSLayout Vs Schematic验证简单说就是版图与逻辑综合后的门级电路图的对比验证DRCDesign Rule Checking设计规则检查检查连线间距连线宽度等是否满足工艺要求ERCElectrical Rule Checking电气规则检查检查短路和开路等电气规则违例实际的后端流程还包括电路功耗分析以及随着制造工艺不断进步产生的DFM可制造性设计问题等。物理版图以GDSII的文件格式交给芯片代工厂称为Foundry在晶圆硅片上做出实际的电路。最后进行封装和测试就得到了我们实际看见的芯片。后记这里笔者不是专业的芯片设计人员如果是微电子专业做芯片设计的可以参考知乎温戈的博客https://www.zhihu.com/people/Wingo.Wang芯片验证工程师的一个介绍https://www.wenhui.space/docs/07-ic-verify/verify-notes/digital-verifer/这里只是从软件工程师的角度来说明下怎么参与到芯片研发中。“啥都懂一点啥都不精通干啥都能干干啥啥不是专业入门劝退堪称程序员杂家”。后续会继续更新纯干货分析欢迎分享给朋友欢迎评论交流公众号“那路谈OS与SoC嵌入式软件”欢迎关注个人文章汇总https://thatway1989.github.io