【Xilinx Vivado时序分析/约束系列2】FPGA开发时序分析/约束-建立时间
news2026/3/19 7:26:01
目录基本概念数据结束时间Data finish time保持时间门限保持时间余量Hold Slack基本概念数据结束时间Data finish time之前解释了数据达到的时间对于data arrival time Tclk1TcoTdata。而数据结束时间按照时钟周期来看的话数据结束的时间是数据达到的时间的下一个时钟也就是data finish time data arrival time Tcycle Tclk1TcoTdataTcycle从时序图上看会更加清晰明了时钟到达时间Clock arrival time保持时间门限之前定义过建立时间门限它表示的是数据到来之前数据所需要最小一段时间的稳定这段时间就被称为建立时间体现在公式上数据所被要求达到的时间为TcycleTclk2-Tsu在公式上是减去。而保持时间门限表示的是在数据到达之后需要最小一段时间的稳定因为数据到来之后不能立马发生变化需要维持一段时间的稳定这段时间就被称为保持时间门限体现在公式上数据所被要求结束的时间为TcycleTclk2Th在公式上是加上。从下图可以清晰的看出在锁存沿到来之后还需要延后一个Th的时间。数据所被要求结束的时间表示的是数据可以此时间之后结束但是不能早于这个时间如果比这个时间更早就结束的话数据就没办法被锁存了。保持时间余量Hold Slack从时序图上可以看出数据实际结束的时间是TcycleTclk2Th也就是时序图中的深蓝色的线而数据所被要求结束的时间是TcycleTclk1TcoTdata而数据所被要求结束的时间减去数据实际结束的时间的差值就是保持时间余量Hold SlackHold Slack TcycleTclk1TcoTdata-TcycleTclk2Th从上面保持时间余量的公式可以看出保持时间余量与整个时钟频率是无关的反过来说改变整个时钟频率并不能改变保持时间余量。往期系列博客【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析
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