该系列的ADC主要差别是在转换速率上AD7685的最大转换速率是250kSPS。我们主要是看芯片SPI接口和主机的通信单个ADC和兼容SPI接口的主机通信时一般会用三线且无繁忙指示模式该模式的时序图如下所示主要注意以下几点1、SDI直接拉高2、CNV的上升沿开始启动转换并且需要有一个不低于10ns的CNV脉冲宽度为tCNVH转换持续时间为tCONV0.7~3.2us(供电2.3-4.5V模式)0.5~2.2us(供电4.5-5.5V模式)启动转换后不论CNV处于何种状态转换都会执行直至转换完成。3、转换完成后进入采集阶段CNV拉低MSB输出至SDO剩余数据位在SCK的下降沿逐个输出。CNV拉低距离第一个数据输出之间的时间间隔tEN不能超过规定时间。采集阶段持续时间为tACQ≥1.8us。在第16个SCK下降沿后CNV拉高(这里的SCK下降沿和CNV上升沿不分先后他们之间的间隔时间tDIS25ns即可)采集阶段结束。4、转换间隔时间是转换采集的时间tCYC≥5us(供电2.3-4.5V模式)≥4us(供电4.5-5.5V模式)。也就是说实际采样率可以设置的范围是≤200kHz(供电2.3-4.5V模式)≤250kHz(供电4.5-5.5V模式)。按照时序以及结合我实际工程需要我设置的采样率是200kHz(由25M进行125分频得到)转换间隔时间为5us中频信号是6.25kHz一个周期32个采样点。仿真时序图如下所示(两个完整的转换周期)实际采集中频信号图示如下所示(18个周期每个周期32个采样点)至此调试结束。附上最近新写的代码module spi_drive#( parameter P_SYS_FRE 100_000_000 ,parameter P_SPI_FRE 25_000_000 )( input i_clk ,input i_rst_n ,input i_Go ,input i_sdo ,output reg o_sdi ,output reg o_cs ,output o_sclk ,output reg [15:0] o_rx_data ,output reg o_rx_data_vld ); // localparam IDLE 3b001; localparam CON 3b010; localparam ACQ 3b100; localparam P_SYS_TIME 1000000000/P_SYS_FRE;//单位ns localparam P_CON_TIME 4360;//ns localparam P_CON_CNT P_CON_TIME / P_SYS_TIME - 1; // reg [2:0] r_state; reg r_con_off_flag; reg [8:0] r_con_cnt; reg [5:0] r_div_cnt; reg [15:0] r_rx_data; reg r_sclk ; reg r_done ; // always (posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) begin r_state 3d1; o_cs 1b1; r_rx_data 16d0; r_sclk 1b0; end else begin case(r_state) IDLE : begin o_cs 1b1; r_rx_data 16d0; r_sclk 1b0; if(i_Go) r_state CON; else r_state IDLE; end CON : begin r_rx_data 16d0; o_cs 1b1; if(!i_Go) r_state IDLE; else if(r_con_off_flag) r_state ACQ; else r_state CON; end ACQ : begin if(!i_Go) r_state IDLE; else begin o_cs 1b0; if(r_div_cnt 6d63) r_state CON; else begin case(r_div_cnt) 6d0,6d4,6d8 ,6d12,6d16,6d20,6d24,6d28,6d32,6d36,6d40,6d44,6d48,6d52,6d56,6d60 : r_sclk 1b1; 6d1,6d5,6d9 ,6d13,6d17,6d21,6d25,6d29,6d33,6d37,6d41,6d45,6d49,6d53,6d57,6d61 : r_sclk 1b1; 6d2,6d6,6d10,6d14,6d18,6d22,6d26,6d30,6d34,6d38,6d42,6d46,6d50,6d54,6d58,6d62 : begin r_sclk 1b0; r_rx_data {r_rx_data[14:0],i_sdo}; end 6d3,6d7,6d11,6d15,6d19,6d23,6d27,6d31,6d35,6d39,6d43,6d47,6d51,6d55,6d59,6d63 : r_sclk 1b0; default :; endcase end end end default :; endcase end end always (posedge i_clk) o_sdi 1b1; always (posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) r_con_cnt 9d0; else if(r_state CON) begin if(r_con_cnt P_CON_CNT) r_con_cnt 9d0; else r_con_cnt r_con_cnt 1b1; end else r_con_cnt 9d0; end always (posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) r_con_off_flag 1b0; else if(r_con_cnt P_CON_CNT - 1) r_con_off_flag 1b1; else r_con_off_flag 1b0; end always (posedge i_clk or negedge i_rst_n) begin if(!i_rst_n) r_div_cnt 6d0; else if(r_state ACQ) begin if(r_div_cnt 6d63) r_div_cnt 6d0; else r_div_cnt r_div_cnt 1b1; end else r_div_cnt 4d0; end always (negedge i_clk or negedge i_rst_n) begin if(!i_rst_n) r_done 1b0; else if((r_state ACQ) (r_div_cnt 6d63)) r_done 1b1; else r_done 1b0; end always (negedge i_clk or negedge i_rst_n) begin if(!i_rst_n) begin o_rx_data 16d0; o_rx_data_vld 1b0; end else if(r_done) begin o_rx_data r_rx_data; o_rx_data_vld 1b1; end else begin o_rx_data o_rx_data; o_rx_data_vld 1b0; end end BUFG BUFG_inst ( .O(o_sclk), //1-bit output: Clock output .I(r_sclk) //1-bit input: Clock input ); endmodule