大模型和芯片工程师都会犯错——凭什么用零缺陷标准要求前者？

news2026/3/15 2:47:45

跨时钟域漏处理、验证约束文件过约束了——这些问题在流片前几乎每个项目都会遇到。没有人会因为工程师犯了这些错误就说这个人不能用。那为什么大模型一旦出错就有人开始质疑它的价值这个双重标准值得认真想一想。现在很多团队在用大模型辅助芯片开发比如让它帮忙写UVM testbench、生成初版的SystemVerilog模块、或者解释某段复杂的时序逻辑。用起来顺手的时候没人提一旦模型输出有问题马上就有声音说是吧还是不靠谱。这才是关键——模型的输出需要人来审就像下游模块需要上游工程师review一样。这不是模型的缺陷这是工作流程本身就该有的环节。问题不在于模型犯不犯错而在于整个开发流程有没有把纠错机制设计进去。芯片开发本来就是一个层层验证的过程仿真、形式验证、门级仿真、流片后测试……每一层都是在假设前一层可能有问题的前提下设计的。这套体系的底层逻辑就是没有任何环节是完美的所以要多层冗余。把大模型引入这个流程思路应该完全一样。不要期待它零错误要把它当作一个需要被验证的环节。进步比完美更实际也更有意义。如果模型能把一个工程师写初版RTL的时间从两天缩短到半天哪怕它产出的代码有20%需要修改整体效率还是提升了。技术的准确性当然重要——芯片领域容不得模糊一个bit的错误可能导致整片报废。但准确性应该由整个系统来保证而不是把所有压力压在某个单一节点上。无论这个节点是人还是模型。工程师自己也会在凌晨改bug时写出有问题的代码也需要code review也需要CI检查。要求模型做到工程师都做不到的事这个逻辑本身就站不住脚。目标是持续进步不是等待完美降临。

本文来自互联网用户投稿，该文观点仅代表作者本人，不代表本站立场。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如若转载，请注明出处：http://www.coloradmin.cn/o/2413156.html

如若内容造成侵权/违法违规/事实不符，请联系多彩编程网进行投诉反馈，一经查实，立即删除！