参考视频：

数字IC，FPGA秋招【单bit信号的CDC跨时钟域处理手撕代码合集】_哔哩哔哩_bilibili

一、亚稳态

原因是：建立时间和保持时间没有保持住。然后在下图的红框里面，产生亚稳态。因为电路反馈机制，最后大概率会恢复到一个正确的值（低电平0或者高电平1）。

二、单bit跨时钟域

慢时钟域到快时钟域

处理时，脉冲宽度会增加

快时钟域到慢时钟域

可能会发生采样不到的情况

注意

亚稳态无法消除，只能被减弱。