【FPGA】时序约束与分析

news2025/7/4 8:11:13

设计约束

设计约束所处环节：

约束输入

分析实现结果

设计优化

设计约束分类：

物理约束：I/O接口约束（例如引脚分配、电平标准设定等物理属性的约束）、布局约束、布线约束以及配置约束

时序约束：设计FPGA内部的各种逻辑或走线的延时，反映系统的频率和速度的约束

时序约束的目的：让FPGA编译工具合理地调配FPGA内部有限的布局布线资源，尽可能地满足设计者设定的所有时序要求（主要是将走线、逻辑电路等产生的延时限制在指定的范围内）

时序约束的定义

设计者根据实际的系统功能，通过时序约束的方式提出时序要求；FPGA编译工具根据设计者的时序要求，进行布局布线；编译完成后，FPGA编译工具还需要针对布局布线的结果，套用特定的时序模型（FPGA器件厂商能够使用这样的模型，对FPGA布局布线后的每一个逻辑电路和走线计算出延时信息），给出最终的时序分析和报告；设计者通过查看时序报告，确认布局布线后的时序结果是否满足设计要求

时序过约束和时序欠约束

没有任何设计约束的工程，编译器的工作就如同“脱缰的野马”般漫无目的且随意任性；

任何的时序过约束（over-constraining，时序约束过于严格，超过实际设计的要求）或时序欠约束（under-constraining，时序约束过于松散，低于实际设计的要求），都可能导致时序难以收敛（即难以达到设计要求）。因此，为了达到特定应用的设计要求，设计者必须设定合适的时序约束

设计约束实例

设计需求：din1<10ns , din2<10ns , din3<20ns , din4<20ns

没有时序约束的情况（可能满足，也可能不满足，不确定）

合理的时序约束

时序欠约束（din1和din2欠约束）：din1<20ns , din2<20ns , din3<20ns , din4<20ns

din1或din2若被分配到>10ns的两条普通走线，则时序违规

时序过约束（din3和din4过约束）：din1<10ns , din2<10ns , din3<10ns , din4<10ns

受到实际资源限制，时序报告总是时序违规（Fail）

基于Vivado的时序约束方法

时序约束基本步骤

.xdc 引脚分配

Edit Constraints Sets...

Make active

右键constrs_2，选择Add Sources...，add or create constraints

at7_pins 物理约束、引脚约束

at7_timing 时序约束

Vivado界面

SYNTHESIS

Run Synthesis

Constraints Wizard ，Define Target（存到哪个文件），再次点击Constraints Wizard，识别时钟，Frequency（MHz）可以设置，或使用默认

Edit Timing Constraints，Timing Constraints，Period(ns)时钟周期

切换xdc保存文件，右键要保存的文件，Set as Target Constraint File，此时该文件后面就会出现(target)

Vivado也提供xdc约束脚本模版：

PROJECT MANAGER

Setting

Language Templates

时钟与时钟偏差

时序逻辑：输出在时钟沿的触发下才能更新输入的变化

组合逻辑：无需时钟沿的触发，输出立刻更新输入的变化

主要差异：

组合逻辑的输出与输入直接相关，时序逻辑的输出和原有状态也有关

组合逻辑立即反应当前输入状态，时序逻辑还必须在时钟上升沿触发后输出新值

组合逻辑容易出现竞争、冒险现象（组合逻辑中，同一信号经不同的路径传输后，到达电路中的某一会合点的时间有先有后，这种现象称为逻辑竞争，而因此产生输出干扰脉冲的现象称为冒险），时序逻辑一般不会出现竞争、冒险现象

组合逻辑的时序较难保证，时序逻辑更容易达到时序收敛，时序逻辑更可控

组合逻辑只适合简单的电路，时序逻辑能够胜任大规模的逻辑电路