一、新建Verilog文件

1.1 新建functional 文件

1.2 编写Verilog文件

 

module phv
(
  ckv       ,
  rst_n     ,
  phv_n
);
  input                 ckv   ;
  input                 rst_n ;
  output    reg [10:0]  phv_n;
  
  always@ (posedge ckv) begin
      if(rst_n)
          phv_n <= 11'b0;
      else
          phv_n <= phv_n + 1'b1;
  end

endmodule

 1.3 自动生成symbol

1.4 test文件原理图

二、AMS设置

2.1 新建config文件

2.2 config文件使用template

View：选择schematic

Use Template：选择 AMS

保存后，点击ADE L

2.3 ADEL 设置

选择 setup->simulator/Directory/Host

仿真器选择ams

 

2.4 设置电压1.2V

选择setup->connect Rules/IE Setup

设置电压为1.2

 三、仿真结果