Vivado设计套件，是Xilinx公司最新的为其产品定制的集成开发环境，支持Block Design、Verilog、VHDL等多种设计输入方式，内嵌综合器以及仿真器，可以完成从设计输入、综合适配、仿真到下载的完整FPGA设计流程。

Vivado集成了HLS（High Level Synthesis）工具，可以实现直接使用C，C++以及System C语言对Xilinx的FPGA器件进行编程。用户无需手动创建RTL，通过高层次综合生成HDL级IP核，从而加速IP创建。

打开软件——>新建工程——>设计输入——>分析综合——>约束输入——>设计实现——>生成和下载比特流。

一、新建工程

点击Create Project

点击Next 

设置项目名称，项目路径，点击Next

选择RTL Project，点击Next

暂时不添加源文件，点击Next

暂时不添加约束，点击Next

选择:xc7z010clg400-1，点击Next 点击Finish，完成工程创建

 二、设计输入

点击Add Sources

 选择第二个选项，点击Next

点击+号，再选择Create File 

 设置文件名，再点击OK

 点击Finish

点击OK 

 

 点击YES

led.v文件创建完毕，双击打开该文件，开始编写Verilog代码。 

 

 

 

 三、约束输入

 

命名约束文件，点击OK

 

 

 四、分析综合、设计实现、生成bit流

点击Generate Bitstream，进行综合、实现（布局布线）、生成bit流。

 点击OK

 生成完毕后，点击取消

五、烧录程序

 Open Hardware Manager -> Open Target -> Auto Connect

Program Device -> Program